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Vivado IP Integrator のチュートリアル(Lab1)6(Setup Debug)

Vivado IP Integrator のチュートリアル(Lab1)5(Generate HDL Design Files)”の続き。

Step 5: Assign Signals to Debug

58.IP Integrator のデザインを生成したので、Flow Navigator の Run Synthesis をクリックした。
Vivado_IP_Integrator_56_130724.png

59.Save Project ダイアログが出た。Save ボタンをクリックした。
Vivado_IP_Integrator_57_130724.png

・Synthesis が始まった。

60.Synthesis が終了して、Synthesis Completed ダイアログが出た。Open Synthesized Design ラジオボタンをチェックして、OKボタンをクリックした。
Vivado_IP_Integrator_58_130724.png

61.Synthesized Design が開いた。
Vivado_IP_Integrator_59_130724.png

62.Window メニューからDebug を選択した。
Vivado_IP_Integrator_60_130724.png

63.Debug ウインドウが開いた。すべての信号が、Unassigned Debug Nets に入っていた。
Vivado_IP_Integrator_61_130724.png

Step 6: Assign Debug Net to an ILA Core

64.Debug ウインドウの左下の Set up Debug アイコンをクリックした。
Vivado_IP_Integrator_62_130724.png

65.Set up Debug ダイアログが出た。Next> ボタンをクリックした。
Vivado_IP_Integrator_63_130724.png

66.Specify Nets to Debug ダイアログが出た。ピンクの四角で囲った部分のクロック・ドメインが抜けいている。
Vivado_IP_Integrator_64_130724.png

67.Ctrl-Aを押して、すべて信号を選択する。右クリックして、右クリックメニューから Select Clock Domain を選択した。
Vivado_IP_Integrator_65_130724.png

68.Select Clock Domain ダイアログが開いた。zynq_design_1_i/processing_system7_1/FCLK_CLK0 を選択して、OKボタンをクリックした。
Vivado_IP_Integrator_66_130724.png

69.Clock Domain の空いていたところにFCLK_CLK0 が入った。Next>ボタンをクリックした。
Vivado_IP_Integrator_67_130724.png

70.Set up Debug Summary ダイアログが開いた。Finish ボタンをクリックした。
Vivado_IP_Integrator_68_130724.png

71.63.では、すべての信号が Unassigned Debug Nets に入っていたが、Assigned Debug Nets に入った。
Vivado_IP_Integrator_69_130724.png

72.Save Constraints アイコンをクリックして、デバックコアを入れた後のデザインをセーブした。
Vivado_IP_Integrator_70_130724.png

Vivado IP Integrator のチュートリアル(Lab1)7(インプリメント)”に続く。
  1. 2013年07月24日 05:14 |
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