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VivadoでAXI VDMAのシミュレーション2(ISEプロジェクトをインポート)

VivadoでAXI VDMAのシミュレーション1(IP Integrator)”の続き。

前回、自作カスタムIPをIP Packager でIPとしてパッケージして、そのIPをIP Integrator で接続したが、エラーが出て論理合成することが出来なかった。(目的はシミュレーションです)
今回は、VDMA_test2 プロジェクトをISEプロジェクトとして、Vivado にインポートして、シミュレーションすることができのかを調べてみることにした。

VDMA_test2 プロジェクトをVivado にインポートした。
Vivado_VDMA_test_7_130820.png

Flow Navigator のSimulation -> Run Simulation を選択して、Run Behavioral Simulation を選択して、シミュレーションをスタートしたところエラーが発生した。
Vivado_VDMA_test_8_130820.png

FIFO GENERATORが見つからないというエラーだ。

ERROR: [VRFC 10-2063] Module not found while processing module instance [C:/HDL/Xilinx/Vivado/2013.2/ids_lite/EDK/hw/XilinxProcessorIPLib/pcores/axi_interconnect_v1_06_a/hdl/verilog/ict106_fifo_gen.v:572]
ERROR: [VRFC 10-2063] Module not found while processing module instance [C:/Users/Masaaki/Documents/Vivado/Zynq/Zedboard/VDMA_test2_org/VDMA_test2_org.srcs/sources_1/edk/system/pcores/custom_axi4s_video_v1_00_a/hdl/verilog/video_fifo.v:71]
ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed


論理合成してもやはり、FIFO GENERATORでエラーになった。

この手段もダメだったので、一番簡単なIPをインスタンスしてシミュレーションや論理合成ができるかどうかを試してみようと思う。
  1. 2013年08月20日 04:19 |
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