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Vivado HLSのAXI Master Exampleを試す1

前回は、AXI Lite Slave を試してみたので、今回は、AXI Master の Example を試してみようと思う。

なお、今回はやり方を省略するので、詳しくは、下の記事を見なおして欲しい。

Vivado HLSのExampleを試してみる1(axi_lite の生成)
Vivado HLSのExampleを試してみる2(シミュレーションと合成)
Vivado HLSのExampleを試してみる3(インターフェイス)
Vivado HLSのExampleを試してみる4(C/RTL Cosimulation)
Vivado HLSのExampleを試してみる5(IPにした)


・最初に、AXI Master の Example の Project を作製した。
Vivado_HLS_47_130826.png

・solution1 を右クリックして、右クリックメニューから Solution Setting... を選択して、Solution Settingを選ぶ。
・Synthesis のクロックの周波数とFPGAの種類を確認した。前 Example のと同じだった。
Vivado_HLS_48_1308267.png

・今回の AXI Master の Example は、50個のバッファのアドレスをもらって、各バッファに +100 した値をバッファに入れて返すというプログラムだった。
Vivado_HLS_49_1308267.png

・Run C Simulation アイコンをクリックして、Cのシミュレーションを走らせた。成功した。
Vivado_HLS_50_1308267.png

・Run C Synthesis アイコンをクリックして、合成を行った。
・合成レポートが表示された。左のExplorer の Solution1 には、Syn フォルダが増えていて、その下に、report, systemc, verilog, vhdl のサブフォルダが出来た。今回のファイルは2つ出来ていた。
Vivado_HLS_51_1308267.png

・Latency と Utilization Estimates を表示した。今度のレイテンシは211だ。
Vivado_HLS_52_1308267.png

・Interface を下に示す。今度は、ap_ctrl_hs バスを使用している。
Vivado_HLS_53_1308267.png

・ap_ctrl_hs バスについては、”Vivado Design Suite ユーザー ガイド 高位合成 UG902 (v2013.2) 2013 年 6 月 19 日”の71ページに記述がある。そこの、”図 1-39 : ap_ctrl_hs インターフェイスのビヘイビア”を下に引用する。
Vivado_HLS_54_1308267.png

ap_ctrl_hs バスの動作についてはマニュアルに記載がある。正直なところ、その説明を読んでもよくわかないのだが、後でシミュレーションして、動作を確認してみたいと思う。

・Analysis パースペクティブでの画面を下に示す。
Vivado_HLS_55_1308267.png

まだ詳細にどのように表を見るかがいまいちわかっていない。Latency は 211クロックで、Interval は 212クロックだそうだ。

・使用リソースを示す。
Vivado_HLS_56_1308267.png

次の記事は、”Vivado HLSのAXI Master Exampleを試す2
  1. 2013年08月27日 05:41 |
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