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Vivado HLSのaxi_stream_no_side_channel_dataを試す1

先週の金曜日の Zynq-7000 All Programmable SoC Seminar 2013 でAXI Master より、AXI Streamで実装したほうが、Vivado HLSで正常にコンパイル、シミュレーション出来そうだということを聞いてきた。早速、Example をやってみようと思った。

最初にやるのは、Vivado HLSのaxi_stream_no_side_channel_data というExampleだ。それでは早速やってみよう。

・Vivado HLSを立ちあげて、Open Example Project をクリックした。
Vivado_HLS_AXIS_1_131020.png

・axi_stream_no_side_channel_data を選択して、Next> ボタンをクリックした。
Vivado_HLS_AXIS_2_131020.png

・Location を選択して、Finishボタンをクリックした。
Vivado_HLS_AXIS_3_131020.png

・Vivado HLSが立ち上がった。
Vivado_HLS_AXIS_4_131020.png

・C Simulation を行った。
Vivado_HLS_AXIS_5_131020.png

・次に、C Synthesis を行った。リソースの結果を示す。ほとんどリソースが使用されていない。
Vivado_HLS_AXIS_6_131020.png

・Summary を表示させると、ap_ctrl_hs と ap_fifo インターフェースが実装されるようだ。
Vivado_HLS_AXIS_7_131020.png

Vivado Design Suite ユーザーガイド 高位合成 UG902 (v2013.2) 2013 年 6 月 19 日”(以下、マニュアル)で調べてみると、図 1-39 : ap_ctrl_hs インターフェイスのビヘイビア にタイミングチャートが載っていた。それを引用させていただく。
Vivado_HLS_AXIS_8_131020.png

ap_ctrl_hs は入力データをバーストで読みだして返り値を返すというバスのようだ。ap_startを 1 にして、ap_idleが 0 になると、入力データが読み出せるようになる。

次に、ap_fifo を見ていく。ap_fifoはシーケンシャルなRead, Writeのために使用する(当たり前か?)。78ページの 図 1-43 : ap_fifo インターフェイスの動作 のタイミングチャートを引用させていただく。
Vivado_HLS_AXIS_9_131020.png

この Example では、Aが入力で、Bが出力ということがわかる。

・C/RTL Co-Simulation をSystemC で行った。成功した。
Vivado_HLS_AXIS_10_131020.png

・pcoreとして出力した。トップのVerilog HDLファイルを見ると、AとBのAXI Stream ができている。ap_start などはそのまま出ているので、AXI Lite Slaveとして実装したいところだ。
Vivado_HLS_AXIS_11_131020.png
  1. 2013年10月20日 05:48 |
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