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lap_filter_axim_cam_fb_if.v をシミュレーションする

Vivado HLSでラプラシアン・フィルタ関数をaxi masterモジュールにする2”で、Vivado HLSでIPとして出力された Verilog HDLファイルを見たが、使えそうな機能を持ったモジュールが結構あった。その中から、lap_filter_axim_cam_fb_if.v をシミュレーションしてみることにした。

lap_filter_axim_cam_fb_if.v は、どうやらユーザー・インターフェースにアドレスなどを入れると、AXI4 Master としてマスタのトランザクションを発生する回路のようだ。lap_filter_axim_cam_fb_if.v に自作のAXI4 BFMを付けて、シミュレーションを行った。
下にシミュレーション用のProject Navigator のプロジェクトを示す。
Vivado_HLS_IP_1_131025.png

下にシミュレーション波形を示す。
Vivado_HLS_IP_2_131025.png

0x12340000番地から、800バーストで32ビットデータをRead出来た。このモジュール単体としても使えそうだ。

自作AXI4 BFMは、”AXI4バスに接続するビットマップ・ディスプレイ・コントローラの作製3(単体シミュレーション)”の辺のものを使用している。

下にテストベンチの一部を貼っておく。

    // Read Write Test
    initial begin
        USER_dataout = 0;
        USER_address = 0;
        USER_size = 0;
        USER_req_din = 0;
        USER_req_write = 0;
        
        @(posedge ARESETN)
        #1;
        @(posedge ACLK);
        #1;
        USER_address = 32'h12340000;    // read request
        USER_size = 32'd800;
        USER_req_din = 1'b0;
        USER_req_write = 1'b1;
        
        @(posedge ACLK);
        #1;
        USER_req_din = 1'b0;
        USER_req_write = 1'b0;
    end

  1. 2013年10月25日 04:04 |
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