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AXI4 Master アクセスのラプラシアン・フィルタ IP1(構想)

以前にもラプラシアン・フィルタをFPGAのハードウェアで作ったことがあるが、それは、1連のパイプラインされた構造だった。1ピクセルの画像データが入ってきて、パイプラインにデータが満たされていれば、ラプラシアン・フィルタ後のデータが出てくる構造だ。下にそのブロック図を示す。(”画像のエッジ検出6(3X3での方式の検討)”参照)
edge_detect_11_091111.png

今回はわざとこの構造は取らずに、C言語からHLSで合成したようにシリアライズしてみようと思うのだが、なかなかわざと遅くしようと作ったことがなので、戸惑っている。ともかくC言語からHDLを合成したようにメモリベースで、ある程度シリアライズされた構成で作ってみようと思う。

最初はメモリベースのシングルバッファリングで作ることにした。そのフロー図を下に示す。
axi4m_lap_filter_1_131116.png

上の図の四角い箱の中身は並列に実行する。つまり、”1ライン分ピクセルデータをMemory Readし白黒変換”までをパイプライン化するわけだ。

これで実装してやってみよう。今回は、あえてCでのハードウェア実装にこだわって実力を見てみようと思う。

更に、現在のラインバッファの数は3つだが、ラインバッファの数を4つにすれば、クロックごとに同期しなくてもラインごとに同期すれば、3番目の”1ライン分ピクセルデータをMemory Readし白黒変換”と”1ラインのラプラシアン・フィルタ Memory Wite”を重ねあわせることができるはずだ。これによる性能の向上を見てみようと思う。
  1. 2013年11月16日 09:54 |
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