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Virtex4のOSERDESのお勉強

今度はVirtex4のOSERDESをインスタンスしてみたがやはりISERDESと同じだった。やはりTranslateで原因不明で停止してしまう。
ISERDESと同様にユーザーズマニュアルからコードを持ってきてある。

OSERDES_test_1_060715.png

やはり下のVHDLファイルで論理合成は出来たが、Translateでエラーが出ているがエラーリポートが出てこないので原因がわからなくて困っている。

library ieee;
use ieee.std_logic_1164.all;

library unisim;
use unisim.vcomponents.all;

entity OSERDES_test is
    port(
        user_oq: out std_ulogic;
        user_shiftout1: out std_ulogic;
        user_shiftout2: out std_ulogic;
        user_tq: out std_ulogic;
        user_clk: in std_ulogic;
        user_clkdiv: in std_ulogic;
        user_d1: in std_ulogic;
        user_d2: in std_ulogic;
        user_d3: in std_ulogic;
        user_d4: in std_ulogic;
        user_d5: in std_ulogic;
        user_d6: in std_ulogic;
        user_oce: in std_ulogic;
        user_rev : in std_ulogic;
        user_shiftin1: in std_ulogic;
        user_shiftin2: in std_ulogic;
        user_sr : in std_ulogic;
        user_t1: in std_ulogic;
        user_t2: in std_ulogic;
        user_t3: in std_ulogic;
        user_t4: in std_ulogic;
        user_tce: in std_ulogic
    );
end OSERDES_test;

architecture RTL of OSERDES_test is
--Example OSERDES Component Declaration
component OSERDES
    generic(
        DATA_RATE_OQ: string:= "DDR";
        DATA_RATE_TQ: string:= "DDR";
        DATA_WIDTH: integer:= 4;
        INIT_OQ: bit:= '0';
        INIT_TQ: bit:= '0';
        SERDES_MODE: string:= "MASTER";
        SRVAL_OQ: bit:= '0';
        SRVAL_TQ: bit:= '0';
        TRISTATE_WIDTH: integer:= 4
    );
    port(
        OQ: out std_ulogic;
        SHIFTOUT1: out std_ulogic;
        SHIFTOUT2: out std_ulogic;
        TQ: out std_ulogic;
        CLK: in std_ulogic;
        CLKDIV: in std_ulogic;
        D1: in std_ulogic;
        D2: in std_ulogic;
        D3: in std_ulogic;
        D4: in std_ulogic;
        D5: in std_ulogic;
        D6: in std_ulogic;
        OCE: in std_ulogic;
        REV : in std_ulogic;
        SHIFTIN1: in std_ulogic;
        SHIFTIN2: in std_ulogic;
        SR : in std_ulogic;
        T1: in std_ulogic;
        T2: in std_ulogic;
        T3: in std_ulogic;
        T4: in std_ulogic;
        TCE: in std_ulogic
    );
end component;
begin
    U_OSERDES : OSERDES
    Port map (
        OQ => user_oq,
        SHIFTOUT1 => user_shiftout1,
        SHIFTOUT2 => user_shiftout2,
        TQ => user_tq,
        CLK => user_clk,
        CLKDIV => user_clkdiv,
        D1 => user_d1,
        D2 => user_d2,
        D3 => user_d3,
        D4 => user_d4,
        D5 => user_d5,
        D6 => user_d6,
        OCE => user_oce,
        REV => user_rev,
        SHIFTIN1 => user_shiftin1,
        SHIFTIN2 => user_shiftin2,
        SR => user_sr,
        T1 => user_t1,
        T2 => user_t2,
        T3 => user_t3,
        T4 => user_t4,
        TCE => user_tce
    );
end RTL;


Virtex4のLX,SX,FXと全てやってみたがだめだった。
情報を持っている方は教えてください。アンサーサーチにもなかったので。。。
  1. 2006年07月15日 19:06 |
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