このカテゴリの前の記事は、”
ZedBoard AXI4 Lite Slave 演習7(VHDLバージョンの作製)”
”
ZedBoard AXI4 Lite Slave 演習1”の続き。AXI4 Lite Slave カスタムIPの作り方の演習資料です。
(注)Verilog版とVHDL版に分けた。
2.2 実習回路カスタムIP led8_axi_lite_slave_v1_00_a の追加10. 用意されているled8_axi_lite_slave_v1_00_aをPS_PL_Tutorial\system\pcoresフォルダに追加します。(Verilog HDL版とVHDL版があるので、好みの方をご使用下さい)
Verilog版はparctices\practices_1\kadai\Verilog の下にあります。
VHDL版はparctices\practices_1\kadai\VHDLの下にあります。
11. ar37425のaxi_lite_slave_v1_00_aフォルダと同様に、led8_axi_lite_slave_v1_00_a フォルダの下のdataフォルダ、docフォルダ、hdlフォルダとその下のフォルダを確認します。
12. 図はVerilog版なのでled_axi_lite_salve_verilogフォルダがあります。VHDL版はled8_axi_lite_salve_vhdlフォルダがあります。これらのフォルダはAXI4 Lite SlaveカスタムIPをシミュレーションするために作ってあります。
13. dataフォルダの下のled8_axi_lite_slave_v2_1_0.mpdファイルを開きます。
14. led8_axi_lite_slave_v2_1_0.mpdファイルを眺めます。Peripheral Optionsの設定があり、次にBus Interfacesの設定があります。VHDLのGenericsまたは、VerilogのParameterの設定があって、Portsの設定があります。
15. Ports設定の最後のLED8bitがコメントアウトされているので、#を削除して戻します。
16. 同じフォルダのled8_axi_lite_slave_v2_1_0.paoファイルを開きます。
17. カスタムIPで使用するファイル名が定義されます。そのファイル名がコメントアウトされているので、##を削除して戻します。
18. 上のled8_axi_lite_slave_v1_00_aフォルダに行って、hdlフォルダに行き、Verilogフォルダに行きます。
19. led8_axi_lite_slave.vを開きます。
20. Write TransactionのAXI4 Lite Slave Write Transaction State Machineがコメントアウトされているので、139行目から169行目までのコメントアウトを解除します。
21. Read TransactionのAXI4 Lite Slave Read Transaction State Machineがコメントアウトされているので、177行目から198行目までのコメントアウトを解除します。
3. 単体シミュレーション22. Project Navigatorを立ちあげます。
23. parctices\practices_1\kadai\Verilog\led8_axi_lite_slave_v1_00_a\led8_axi_lite_slave_verilogフォルダのled8_axi_lite_slave_verilog.xiseプロジェクトをProject Navigatorから開きます。
24. Design ViewをSimulationになっていない場合には、Simulationに変更します。
25. テストベンチやBFM (Bus Functional Model)を見てみましょう。
26. led8_axi_lite_slave_tbをクリックします。
27. ProcessesウインドウからSimulate Behavioral Modelをダブルクリックしてシミュレーションをスタートします。
28. ISimが起動してシミュレーション波形が表示されます。
29. 波形を拡大して観察しましょう。
30. これで、単体シミュレーションは終了です。ISimを終了します。
- 2013年12月25日 04:19 |
- AXI4バスの演習資料
-
| トラックバック:0
-
| コメント:0