FC2カウンター FPGAの部屋 mt9d111_inf_axis を Vivado 2013.4 IP Integrator に移行する3(新規プロジェクトでIP化)
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mt9d111_inf_axis を Vivado 2013.4 IP Integrator に移行する3(新規プロジェクトでIP化)

”mt9d111_inf_axis を Vivado 2013.4 IP Integrator に移行する2(IPの使用)”の続き。

前々回、前回とISEプロジェクトからインポートしてVivado 2013.4のプロジェクトを作製して、IP化した。そして、そのIPを使用するプロジェクトを作製してインプリメントを試みたが、パスが長すぎて?エラーが発生した。

今回は、Vivado 2013.4のプロジェクトを新規で作製してIP化して、IPを使用するプロジェクトを作製してインプリメントを試みる。

・Vivado 2013.4のプロジェクトを新規で作製し、HDLファイルをコピーした。

・pixel_fifo をIP Catalog の FIFO Generator から新規作製した。

下にVivado 2013.4の mt9d111_inf_axis のプロジェクトを示す。すでにインプリメントを通してある。
IP_Integrator_2013_4_17_140105.png

・IP化を行った。
IP_Integrator_2013_4_18_140105.png

・このプロジェクトは終了し、新規プロジェクトを作製した。

・mt9d111_inf_axi_stream IP を IP Catalog に追加した。

・IP Integrator で mt9d111_inf_axi_stream IP をインスタンスして、ポートを追加した(design_1)。

・design_1 を右クリックして、右クリックメニューから Create HDL Wapper... を選択して、Verilog HDLのラッパー・ファイルを作製した。

・論理合成、インプリメントが通った。
IP_Integrator_2013_4_19_140105.png

IP_Integrator_2013_4_20_140105.png

・シミュレーションもしてみた。問題ないようだ。Vivado Simulator は ISim に比べて数倍速いと思う。これはとても良いと思う。
IP_Integrator_2013_4_21_140105.png

Vivado 2013.4の新規プロジェクトを作製して、IP化するとうまく行った。ISEプロジェクトのインポートを行うと階層が深くなり、たぶんWindowsでは、うまく行かないようだ。
  1. 2014年01月05日 04:45 |
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