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Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製5(タイミング制約)

Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製4”の続き。

本来は、表示されているPackage のピン配置からやると思うのだが、チュートリアル通りに Timing.xdc から作ったので、タイミング制約からやってみた。

・Edit Timing Constraints をクリックした。
Cam_VDMA_73_140115.png

・タイミング制約の画面が表示された。
Cam_VDMA_74_140116.png

All Constraints を見ると、Create Clockはすでに CamD_VDMA_processing_system7_0_0.xdc で定義されいる。但し、CMOSカメラの pclk 入力のクロック制約が無い。その他にもプロセッサとの関連で設定されている制約がある。
今回のタイミング制約では、CMOSカメラの pclk 入力のクロック制約、CMOSカメラの入力信号のセットアップ時間とHDMI出力用IC(ADV7511) に出力する信号のクロックからの出力時間(hdmi_clkをクロックとする出力時間の制約になるので、制約できない可能性があるので、やめました)を設定することにする。(後で、IOBにFFを使用する制約を検討することにします)

最初に、CMOSカメラの pclk 入力のクロック制約を入力しよう。

・Create Clockウインドウの Double click to create a Create Clock constraint をダブルクリックする。

・Clock name: に pclk と入力する。

・... ボタンをクリックする。
Cam_VDMA_77_140116.png

・Specify Clock Source Objects ダイアログが表示された。

・Findボタンをクリックすると、Find resultsペインに入力が表示された。

・mt9d111_pclk をクリックして、右向き矢印をクリックすると、Selected name:に mt9d111_pclk が入った。
Cam_VDMA_78_140116.png

・OKボタンをクリックした。

・Source objectsに mt9d111_pclk ポートが入った。
Cam_VDMA_79_140116.png

・Create Clockウインドウに pclk が入った。下には、XDC記述が表示されている。
Cam_VDMA_80_140116.png


次に、CMOSカメラの入力信号のセットアップ時間を入力しよう。

・Inputs をクリックして、右のウインドウをダブルクリックする。
Cam_VDMA_81_140116.png

・Set Input Delayダイアログが表示された。Clock の右側の ... ボタンをクリックする。
Cam_VDMA_82_140116.png

・Findボタンをクリックすると、Find resultsに4つのクロックが表示された。pclkを選択して、右向き矢印ボタンをクリックした。
Cam_VDMA_83_140117.png

・Selected nameに pclk が入った。
Cam_VDMA_84_140117.png

・次に、Objects(ports) の右の ... ボタンをクリックする。
Cam_VDMA_85_140117.png

・Options のWith pattern に *mt9d111* と入力し、Findボタンをクリックすると、Find results に mt9d111_ のポートが表示された。

・右向き矢印ボタンをクリックした。
Cam_VDMA_86_140117.png

・mt9d111_ のポートが右のSelected name に入ったので、OKボタンをクリックした。

・Delay value に 11 ns を入力し、Delay value specifies rising delay にチェックを入れた。OKボタンをクリックした。
Cam_VDMA_92_140117.png

・Timing Constrains の Set Input Delay に入った。
Cam_VDMA_87_140117.png

これまで書いたタイミング制約を、timing.xdc に書き込む。

・Fileメニューから Save Constraints を選択した。
Cam_VDMA_88_140117.png

・ダイアログが表示された。論理合成をもう一度やるそうな?なぜだろうか?
Cam_VDMA_89_140117.png

・timing.xdc にセーブするというダイアログが表示された。OKボタンをクリックする。
Cam_VDMA_90_140117.png

・論理合成やインプリメントの前に、デザインをリロードして、制約を再度バリデーションしろとダイアログが出てきたがどうすればよいのだろうか?
Cam_VDMA_91_140117.png

・何はともあれ、制約をtiming.xdc にセーブできたようだ。
Cam_VDMA_93_140117.png

Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製6(配置制約)”に続く。
  1. 2014年01月17日 05:30 |
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