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Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製8(Propertiesの検証)

Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製7(インプリメント)”の続き。

今回は、HDLに記述した制約(Properties)がどうなっているか検証した。

Propertiesは、IOブロックのレジスタに割り当てたいレジスタを下のVerilog HDL記述のように書いてある。つまり、ポート宣言の前に、”(* IOB = "FORCE" *)”を追加してあるのだ。

module video_out_zed # (
    parameter  VIDEO_DATA_WIDTH = 24
) (
    input    wire    pixclk,            // pixel clock
    input    wire    aresetn,        // AXI reset
    input    wire    video_de,    // data enable
    input    wire    video_hsync,
    input    wire    video_vsync,
    input    wire    video_vblank,
    input    wire    video_hblank,
    input    wire    [VIDEO_DATA_WIDTH-1:0]    video_data,

    (* IOB = "FORCE" *) output    reg     [3:0]    vga_red,
    (* IOB = "FORCE" *) output    reg     [3:0]    vga_green,
    (* IOB = "FORCE" *) output    reg     [3:0]    vga_blue,
    (* IOB = "FORCE" *) output    reg        vga_hsync,
    (* IOB = "FORCE" *) output    reg        vga_vsync,

    (* IOB = "FORCE" *) output    wire    hdmi_clk,
    (* IOB = "FORCE" *) output    wire    hdmi_vsync,
    (* IOB = "FORCE" *) output    wire    hdmi_hsync,
    (* IOB = "FORCE" *) output    wire    hdmi_data_e,
    (* IOB = "FORCE" *) output    wire    [15:0]    hdmi_data
);


この記述は、Vivado でも大丈夫かもしれないということでインプリメントを行った。しかし、”Vivado Design Suite Properties Reference Guide UG912 (v2013.4) December 20, 2013”には、IOB = TRUEとIOB=FALSE(94ページ)しか載っていなかった。果たして大丈夫なのかと思っていたのだが、大丈夫だったみたいだ。
下に、vga_blue_reg[0] を示す。IOBはFORCE 属性が付いていて、OLOGICのレジスタに割り当てられていた。
Cam_VDMA_109_140120.png

だが、HDMI関係の信号は、出力のレジスタの論理が複雑だからか?”IOB=FORCE”になっていてもIOBのレジスタにマップされていなかった。
Cam_VDMA_110_140120.png

HDMI関係の出力信号は、output wire で宣言してあるからかもしれない。output reg で宣言して見ようと思う。

Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製9(False Pathの設定)”に続く。
  1. 2014年01月20日 18:43 |
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