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Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製9(False Pathの設定)

”Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製8(Propertiesの検証)”の続き。

今回は、タイミングエラーが出たので、False Path を設定して、タイミング制約をかけないパスを指定する。なお、クロック間にFalse Path を指定するが、クロック間の乗り換えは2段FFでインターフェースしてあるので問題ないはずだ。

・Flow Navigator -> Synthesis -> Edit Timing Constraints をクリックする。

・Timing Constraintsウインドウで、Exception -> SetFalse Path をクリックして、Set False Path 画面をダブルクリックする。
Cam_VDMA_111_140121.png

・Set False Pathウインドウが開く。Start Points のFrom の脇の ... ボタンをクリックする。
Cam_VDMA_112_140121.png

・Choose Start Points ダイアログが表示された。Find name of type で clocks を選択し、Findボタンをクリックする。

・Find results にクロックが表示されるので、clk_fpga_0 を選択して、右向き矢印をクリックした。

・OKボタンをクリックした。
Cam_VDMA_113_140121.png

・次に、End Points のFrom の脇の ... ボタンをクリックする。
Cam_VDMA_114_140121.png

・Choose End Points ダイアログが表示された。Find name of type で clocks を選択し、Findボタンをクリックする。

・Find results にクロックが表示されるので、clk_fpga_2 を選択して、右向き矢印をクリックした。

・OKボタンをクリックした。
Cam_VDMA_115_140121.png

・Start PointとEnd Point が入ったので、OKボタンをクリックした。
Cam_VDMA_116_140121.png

・Timing Constraints ウインドウに、clk_fpga_0 から clk_fpga_2 への False Path が設定できた。
Cam_VDMA_117_140121.png

・次に、clk_fpga_0 から pclk への False Path も設定した。
Cam_VDMA_118_140121.png

・セーブを行い、timing.xdc を観察した。記述内容を下に示す。

create_clock -period 28.000 -name pclk -waveform {0.000 14.000} [get_ports mt9d111_pclk]
set_input_delay -clock [get_clocks pclk] -rise 11.000 [get_ports {mt9d111_cam_data[0] mt9d111_cam_data[1] mt9d111_cam_data[2] mt9d111_cam_data[3] mt9d111_cam_data[4] mt9d111_cam_data[5] mt9d111_cam_data[6] mt9d111_cam_data[7] mt9d111_href mt9d111_pclk mt9d111_vsync}]

set_false_path -from [get_clocks clk_fpga_0] -to [get_clocks clk_fpga_2]
set_false_path -from [get_clocks clk_fpga_0] -to [get_clocks pclk]


Vivado 2013.4でAXI VDMAを使ったカメラ表示回路の作製10(IPの更新)”に続く。
  1. 2014年01月21日 05:20 |
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