FC2カウンター FPGAの部屋 Vivado HLS 2014.1でラプラシアン・フィルタ関数をaxi masterモジュールにする3(単体シミュレーション)
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Vivado HLS 2014.1でラプラシアン・フィルタ関数をaxi masterモジュールにする3(単体シミュレーション)

Vivado HLS 2014.1でラプラシアン・フィルタ関数をaxi masterモジュールにする2(実機でテスト)”の続き。

前回、Vivado HLS 2013.4 で作製したラプラシアンフィルタのIPの表示は、ソフトウェアで作製したラプラシアンフィルタと同一だったが、変換にかかる時間が遅かった。今回は、”Vivado HLS 2013.4でラプラシアン・フィルタ関数をaxi masterモジュールにする5(単体シミュレーション)”のプロジェクトで単体シミュレーションを行った。

下に単体シミュレーション結果を示す。
Vivado_HLS_2014_1_15_140424.png

1ラインずつReadして、ラプラシアンフィルタの結果をWriteする間隔は、約141usec となった。単純に 600ラインとすると、141usec x 600ライン = 84.6msec となった。

Vivado HLS 2013.4での結果は、 約 146usec で、600ラインとすると、146usec x 600ライン = 87.6msec だった。
Vivado_HLS_2013_4_22_140208.png

あまり変わらない結果となったが、それでは、前回の 100 msec が、984 msec くらいになってしまうのは、なぜだろう?
(2014/06/08:追記 ソフトウェアが間違っていて、一桁遅くなっていました。ラプラシアンフィルタの実行時間は正しくは、約98 ms でした。./lap_fil_hls_axim.elf の実行結果です)
  1. 2014年04月24日 04:22 |
  2. Vivado HLS
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog.fc2.com/tb.php/2801-c1d0a2e0
この記事にトラックバックする(FC2ブログユーザー)