FC2カウンター FPGAの部屋 Vivado 2104.2でSystemVerilog をやってみた2(data_types_example1)
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Vivado 2104.2でSystemVerilog をやってみた2(data_types_example1)

Vivado 2104.2でSystemVerilog をやってみた1(data_types_example1)”をやってみると、Total On-Chip Power が 7.997W になっていて、大変なことになっていた。
SystemVerilog_6_140808.png

On-Chip にするとこんな感じ。I/OとDSPの消費電力が多い。
SystemVerilog_7_140808.png

どんな回路になっているか概略を見てみよう。まずは、Flow Navigator -> RTL Analysis -> Schematic をクリックした。
SystemVerilog_8_140808.png

ごく常識的な回路になっている。
次に、実際のマッピングを見るために、Flow Navigator -> Synthesis -> Schematic をクリックした。
SystemVerilog_9_140808.png

左右真ん中、上下で上の方の大きな2つの四角を拡大してみよう
SystemVerilog_10_140808.png

DSP48E1が使われているのがわかる。

パワーを食い過ぎているのは、クロックのタイミング制約が無い為と思われるので、クロックのタイミング制約を追加する。

タイミング制約を生成してみよう。Flow Navigator -> Implementation -> Edit Timing Constraints を選択した。

clock信号のPERIOD制約を生成する。
SystemVerilog_11_140808.png

制約をXDCファイルとしてセーブした所。
SystemVerilog_12_140808.png

もう一度インプリメントを行うと、Total On-Chip Power は 0.148Wとなった。良かった。
SystemVerilog_13_140808.png

やはり、PERIOD制約をかけないと、Total On-Chip Power の計算がまずくなるようだ。
  1. 2014年08月08日 17:06 |
  2. SystemVerilog
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog.fc2.com/tb.php/2895-de90c972
この記事にトラックバックする(FC2ブログユーザー)