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FPGAの部屋

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最近のお仕事

まだPowerPCを動かそうとやっているがなかなかうまく動いてくれない。
FPGAから出力しているクロックの位相がおかしいのかと思ってテストしてみることにした。やり方はFPGA Editorを使って、各クロックのフィードバック入力ピンをテストポイントにつないでオシロスコープでPCIXの入力クロック(これもテストポイントに出力している)に対する各クロックの位相と比較してみた。
このままではテストポイントの各クロックのテストピンに行くまでの配線遅延が違っていて比較が難しいので次の手順で行った。

1.各クロックの入力パッドから出力パッドまでの遅延量をTiminig Analyzerで出した。
2.1.の値を実測値から求めた係数をかけて実力値にした。
3.PCIXクロックの出力との差分をとった。
4.実際の位相ダイアグラムに従って補正した。


4.の値をオシロスコープで測ったPCIXクロック出力との差分と比べるとかなり違っていたので、DCMの位相シフトをFPGA Editorで変更して予定していたクロックの位相ダイアグラムに合わせてみた。でもまだおかしい。PowerPCのアドレス転送のキューを2深度から16深度に変更するために新たにFIFOを付け足したのでそこがおかしいのかもしれない。Chipscopeの波形を解析することにした。
それでもDCMの位相シフトをFPGA Editorで変更したときの位相シフト量(PHASE_SHIFT)がおかしいような気がする。テストピンの波形をオシロスコープで見ていると、普通はクロック1周期を256で割った数をPHASE_SHIFTにセットするはずが、128で割った数をセットするとぴったりになるようだ。なんでだろうか?周波数が高くてタップの遅延値を越えているからだろうか? PHASE_SHIFTの1ごとに59psなのでもしかしたら無理なのか? たかが66MHzで1周期分遅延素子もないのに。。。アンサーを見てみよう。

最後に実際の遅延量は以前ブログで紹介したFPGAの性能に基づいて計ってみた。ディレイは3段だが。。。結果は0.82だった。

なかなか病院に息子の付き添いに行かなくちゃいけないのでなかなかデバックが進まない。この経過も後で詳しくやり方をブログに書こうと思う。

(2006.08.28追記)
やはりPHASE_SHIFTはミスってました。PCI66MHzにしたつもりが極性を間違ってPCI33MHzになっていました。つまり33MHzだったので移送シフト量が2倍になっていたようです。ということはDCMはクロック周期を自分で確認できて位相シフト量を決めていることになると思います。そうなんだ!!!
  1. 2006年08月24日 05:55 |
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