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FPGAから供給するクロックの位相2

FPGAから供給するクロックの位相で概要は説明したが、そのデータを示そうと思う。
やり方は最近のお仕事に書いておいたがもう一度書くと。
やり方はFPGA Editorを使って、各クロックのフィードバック入力ピンをテストポイントにつないでオシロスコープでPCIXの入力クロック(これもテストポイントに出力している)に対する各クロックの位相と比較してみた。
このままではテストポイントの各クロックのテストピンに行くまでの配線遅延が違っていて比較が難しいので次の手順で行った。

1.各クロックの入力パッドから出力パッドまでの遅延量をTiminig Analyzerで出した。
2.1.の値を実測値から求めた係数をかけて実力値にした。
3.PCIXクロックの出力との差分をとった。
4.実際の位相ダイアグラムに従って補正した。


clk_phase_table_060902.png

1.はタイミングアナライザで測定した入力パッドから出力パッドまでの遅延だ。それを実際に測定して決定したFPGA実力係数(0.82、備考参照)をかけて実際に近いと思われる実力値を決定する。それが2.だ。
次にその値をPCIXクロックからの相対値に変換する。これが実際に計測できるはずの値だが、一部位相シフトをしてあるので(4.)それを補正したのが5.だ。
5.の値が計測できるはずだがずれていたのでDCMの位相シフトで5.の値になるようにあわせた。このシフト値が6.だ。どの位、値がずれていたかを見るために4.と6.の差を取ったのが8.だ。

備考(補正値の算出方法)
内部クロックを直接テストポイントに出した信号と遅延素子を挿入した信号とを比較した。
test_point(7)とtest_point(4)の遅延の差はオシロの実測値で1.416ns。Timing Analyzerから求めた差は1.742nsなので実測値は算出値の0.82倍。

やはり実際にクロック位相はずれているようだが、なぜずれているかをタイミングアナライザから解析中だが値があわない。今度はその計算値を書くのでどこがおかしいかを指摘してほしい。
  1. 2006年09月03日 08:41 |
  2. FPGAからクロック出力
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