FC2カウンター FPGAの部屋 Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化10(性能が最大になる設定を探る3)
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Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化10(性能が最大になる設定を探る3)

Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化9(性能が最大になる設定を探る2)”の続き。

この記事は間違っています。この記事は参照せずに下のリンクの記事をご覧下さい。
以下のバグは、FSBLが正しい Hardware Platform Specification を参照していないのが原因でした。
詳しくは、”Vivado HLS 2014.4 で合成したラプラシアンフィルタIPの高速化11(性能が最大になる設定を探る4)”を参照下さい。


前回は、PS の S_AXI_HP2_ACLK と S_AXI_HP2 につながる AXI Interconnect (axi_mem_intercon_1) の M00_ACLK を FCLK_CLK3 で駆動することにして、FCLK_CLK3を 118.2 MHz にしても 100 MHz の時とラプラシアンフィルタ処理時間に変化がなかった。(FCLK_CLK0 は 100 MHz )

今回は、本当に FCLK_CLK3 の周波数を変更しても変化がないかどうかを調べてみることにした。方法としては、Vivado HLS 2014.4 でクロック周期を変更し、回路を変更してテストしてみようと思う。

Vivado HLS でクロック周期を 8 ns にした。
lap_fil_hls_14_4_93_150407.png

高位合成し、IP化した。ZYBO_CAMDfL144_org フォルダのプロジェクトのラプラシアンフィルタIP にコピーして、FCLK_CLK3 を 130 MHz に設定した。
lap_fil_hls_14_4_94_150407.png

論理合成、インプリメント、ビットストリームの生成を行った。
lap_fil_hls_14_4_95_150407.png

これで、間を飛ばすが、ZYBOでラプラシアンフィルタ処理を行った。
lap_fil_hls_14_4_96_150407.png

ラプラシアンフィルタ処理全体の経過時間は 78.1 ms だった。ラプラシアンフィルタ処理のみの経過時間は 63.0 ms だった。


次に、FCLK_CLK3 を 100 MHz に設定した。
lap_fil_hls_14_4_97_150408.png

論理合成、インプリメント、ビットストリームの生成を行った。
lap_fil_hls_14_4_98_150408.png

また間を飛ばすが、ZYBOでラプラシアンフィルタ処理を行った。
lap_fil_hls_14_4_99_150408.png

ラプラシアンフィルタ処理全体の経過時間は 78.4 ms だった。ラプラシアンフィルタ処理のみの経過時間は 63.0 ms だった。

結果としては、FCLK_CLK3 の周波数が 130 MHz でも 100 MHz でもラプラシアンフィルタの処理時間はほとんど変化が無い。これはどういうことだろうか???
  1. 2015年04月09日 04:15 |
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