FC2カウンター FPGAの部屋 DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える3
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える3

”DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える3”では`default_nettype noneについて書いてみたい。
私はデータ型宣言のあいまいな言語はあまり好きではない。それはデバックでなかなかバグがわからずに痛い目にあっているからでもある。Verilog-1995は改定 入門Verilog HDL記述によるとデータ型の宣言を行わないネットはディフォルトでwire型になったそうだ。Verilog2001では`default_nettype <データ型>でディフォルトのデータ型を指定できるそうである。<データ型>にnoneを指定するとデータ型の宣言を省略した時にエラーとすることが出来るそうだ。
結果としてmoduleのinput信号もwire宣言しないとエラーになるようだ。
module addr_fifoの宣言はこうなった。

`default_nettype none
`timescale 1ns / 1ps

module addr_fifo(clk, reset, din, read_write, wr_en, rd_en, dout, rw_out, full, empty, next_dout, next_rw_out, almost_empty, almost_full);
    `include "../ddr_parameters_synth.vh"

    input clk, reset;
    input [USER_INPUT_ADDRESS_WIDTH-1:0] din;
    input read_write;
    input wr_en, rd_en;
    output [USER_INPUT_ADDRESS_WIDTH-1:0] dout;
    output rw_out;
    output full, empty;
    output [USER_INPUT_ADDRESS_WIDTH-1:0] next_dout;
    output next_rw_out, almost_empty, almost_full;

    wire clk, reset;
    wire [USER_INPUT_ADDRESS_WIDTH-1:0] din;
    wire read_write;
    wire wr_en, rd_en;
        
    wire [USER_INPUT_ADDRESS_WIDTH-1:0] dout;
    wire rw_out;
    wire full;
    wire empty;
    wire [USER_INPUT_ADDRESS_WIDTH-1:0] next_dout;
    wire next_rw_out, almost_empty, almost_full;

  1. 2006年12月03日 14:03 |
  2. 入門Verilog
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog.fc2.com/tb.php/365-977b5cde
この記事にトラックバックする(FC2ブログユーザー)