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SDR SDRAMコントローラ

DDR SDRAMコントローラを改造したSDR SDRAMコントローラが大体完成した。CAS LATENCYは3です。VHDLで書いてあります。
下のシミュレーションはSDRAMの初期化が終了して、SDRAMに読み書きする時のシミュレーション波形だ。(SDRAMのモデルをマイクロン・テクノロジーからダウンロードしてつけています)
SDRAM_Controller_access_070323.png

DDR SDRAMコントローラと同様のinput_addressにアドレスをセットしてaddr_fifo_wrenを'1'にする。その時にread_write='0'の場合はWriteなので input_data, input_maskをセットしてwrdata_fifo_wrenを'1'にする。read_write='1'の場合はreadなのでアドレスだけセットする。
そうすると、バンクがアクティブになってないときはACTコマンドを発行してWRITE, 又はREADコマンドを発行する。READの場合はrddata_validが1の時に読み出したデータがoutput_dataに出力される。
上の図の例は、ACTでバンクアクティブして、シングルWRITE、シングルREAD、バーストWRITE、バーストREADだ。これはどれも同一バンクにアクセスしている場合だ。異なるバンクにアクセスする場合は一度プリチャージしてから、ACTコマンドを発行して、行アドレスを入力する。

  1. 2007年03月23日 18:26 |
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