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FPGAの部屋

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FPGAの性能

スパルタン3スターターボードで遅延を測ってみた。
チップはXC3S200-4FT256。50MHzのクロックをそのままA1コネクタの5番ピン(N7)に出力したものと、10段ディレイを通してA1コネクタの7番ピン(T8)に出力したものを比べてみた。
N7へ出力するまでの遅延はタイミングアナライザで7.018ns、一方T8へ出力するまでの遅延はタイミングアナライザで15.322ns。その差8.304ns。
ビットファイルを流し込んで、実際のボードでN7とT8間のクロックの時間差を測定してみた。そうすると5.8ns、T8の方が遅れているようだ。
理論値は測定値に対して143%、逆は70%。かなり差がある。いろいろひっくるめての値だが、同じ比率で動作が速いとすると、15nsで動くとタイミングアナライザが言っている回路が10.5nsで動くということになる。かなり速い。
本当にこのくらいが実力値なのだろうか? スパルタン3はかなり余裕があるということになる。
  1. 2005年10月18日 12:32 |
  2. その他のFPGAの話題
  3. | トラックバック:0
  4. | コメント:2

コメント

1段当たり0.58nS>>リングオシレータでの測定がまちがっていないようで安心しました。
動作速度の理論値と実力値については興味があります。ディレイにしてもあまりとりあげているサイトがなかったので参考になります。
  1. 2005/10/18(火) 15:24:13 |
  2. URL |
  3. mfreeman #rQKT5Rcw
  4. [ 編集 ]

ネットの遅延はだいぶばらついているんですが、全部あわせると、そのくらいになるようです。2つの出力の差を見たので、ディレイの無いほうのポートのネットの遅延がディレイを除いたポートのネットの遅延に等しいわけではありません。
  1. 2005/10/18(火) 19:24:14 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

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