FC2カウンター FPGAの部屋 アサーションベース設計 原書2版
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

アサーションベース設計 原書2版

Amazonに注文しておいたアサーションベース設計 原書2版が今日届きました。まだあまり読んでいませんが、奮発して8,400円もの本を買ってしまったので、がんばって読む予定です。
目標は今やっているPCI-Xバス・モジュールにアサーションを埋め込んで、検証したいと思っています。
今のところ、あまり読んでいないのですが、論理合成では無視するようにした領域に、VHDLでは assert 文で不正な状態を検出するような記述を書けば良いのでしょうか?
せっかく買ったので、生かすために読んでみようと思います。
  1. 2007年06月30日 21:15 |
  2. その他のFPGAの話題
  3. | トラックバック:0
  4. | コメント:4

コメント

読みました。
確かにちょっと値が張りますね。

例題は、OVL,PSLかSystemVerilogのアサーション記述のものばかりでVHDLのものはなかったと思いますが、アサーションベースの手法や効果については言語に関係なく利用できると思います。

OVLのv2.0はある程度VHDLにも対応してるみたいですが、VHDLにはもともとassert文というものがあるんですね。

VHDLは論理合成向けにしか使ったことが無いので(しかもここ数年使ってない)知りませんでした。。。

  1. 2007/07/02(月) 11:29:03 |
  2. URL |
  3. アイン #xRS1q4qQ
  4. [ 編集 ]

こんにちは。アインさんも、すでに読まれているのですね。

VHDLにPSLで書くやり方がデザイン・ウエーブ・マガジンに乗っていました。
http://www.cqpub.co.jp/dwm/contents/0081/dwm008101290.pdf
デザイン・ウエーブ・マガジンは、大体全号持っているので、これを見て、とりあえず試してみようかと思っています。

アサーションベース設計の7ページに例1-2として assert を使った反転信号を検査するVHDLの例が載っています。
  1. 2007/07/02(月) 15:38:41 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

そういえば、PSLだとverilogフレーバとVHDLフレーバと両方ありますね。

しかし、うちにはPSLに対応しているような高価なシミュレータが無いので使えませんorz

ModelSimXEでもSystemVerilogはある程度使えますが、アサーションやカバレッジ記述には対応してないんですよね。

Veritakさん対応してくれないかなぁ。
  1. 2007/07/02(月) 17:55:30 |
  2. URL |
  3. アイン #xRS1q4qQ
  4. [ 編集 ]

ModelSim SEはAssertionがハイドされていないので、大丈夫でしょうかね?
明日やってみます。
  1. 2007/07/02(月) 22:59:41 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
http://marsee101.blog.fc2.com/tb.php/513-eb5d7387
この記事にトラックバックする(FC2ブログユーザー)