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FPGAの部屋

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Verilog HDL 2001

昨日、デザインウエーブマガジン9月号を買って読んだら、SystemVerilogの特集だった。
まずは、Verilogを復習しようということで、Verilog HDL 2001の仕様が載っていたが、びっくり。
私の欲しかったgenerate機能が増えていて、下位モジュールを複数個インスタンス出来るとのこと。また、VHDLのif generateの機能もOK。
多次元配列も使えるようになったとのこと。singedも追加されたそう。
always @*と書けて、組み合わせ回路の時にセンシティビティリストを書かなくても良くなったのは最高。
Verilog HDLで書いてみたくなった。
でもまだ、ステートマシンのステートはparameterで直接値を入れなくちゃいけないみたい。VHDLみたいにtypeでかければいいのに。。。1つステートを増やすと、値も1ビットずつ全部のステート増やさなくちゃいけない。(1ホットなので)それに、ステート値がステートの変数だけにスコープされない。他で値として入力してもエラーにならないはず。エラーチェックが甘くなることが予想される。
後、構造体がまだない。これは、SystemVerilogで改善されるとのこと。
Xilinx社の無料ツールISE Webpackに標準の論理合成ツールXSTのマニュアル見たらVerilog HDL 2001対応しているみたいだし、generateや多次元配列が使えるのならば、Verilogで書いてみたい。
  1. 2005年08月11日 09:45 |
  2. 入門Verilog
  3. | トラックバック:0
  4. | コメント:2

コメント

デザインウエーブマガジン

第2特集が気になりますが、DWMは近くの本屋に無いのでネットで購入しています。
こちらのサイトのほうがアクセスが早いようです。
  1. 2005/08/11(木) 17:58:07 |
  2. URL |
  3. mfreeman #rQKT5Rcw
  4. [ 編集 ]

デザインウェーブマガジン

特集2と言うと、差動インターフェースですね。
Cycloneで640MbpsLVDSインターフェースは、メガファンクションウイザード使えて簡単に作れそうです。
Xilinxはリファレンスデザインだし、使いにくいですね。
3,4年前に、今使っているLVDSチップの換わりにVirtex2から直接LVDSで出力できたらいいということで、やってみました。そのころはリファレンス・デザインもなくて、アプリノートの通りに作ったつもりなんですが、周波数が高くて無理でした。
最近は、アルテラのFPGAの方が高速動作しそうですね。
  1. 2005/08/11(木) 20:18:51 |
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  3. marsee #-
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