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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

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明日からFPGAのセミナー

明日から、XilinxのアドバンスドFPGA設計セミナー行ってきます。何か、新しくわかったことがあったら報告します。というか忘れないように、まとめとかないと。。。
自分でも、Floorplanner使い方忘れちゃうので自分のブログを見ながらやってます。
ISEでVerilogプロジェクトで試してみようと思ったら、テストベンチファイルはVHDLしか出力できないようだ。テストベンチを自分で書かなくてはいけないが、本を職場に忘れてきてしまって、書けない。
そうか、VHDLでインターフェース?に載っていたVHDL2Verilog変換プログラムかけても良いのかも?

ISEのProject PropertiesのGenerated Simulation LanguageにVHDLとVerilogを選ぶ所がありました。下図参照。(キコさん、教えていただきまして、ありがとうございました)
でも、勉強のため、Verilogのテストベンチを書いてみようと思う。簡単なのだけど。
仕事は、以前のネットワークインターフェースのミスアラインのDMAにバグがあり、うまく行っていない。かなり以前に作ったので、忘れてしまっていて、デバックがうまく行っていない。困った。どうしてもだめだったら、作り直しか?

Project_Properties_051109.jpg

  1. 2005年11月09日 20:36 |
  2. その他のFPGAの話題
  3. | トラックバック:0
  4. | コメント:3

コメント

こんばんは。
>新しくわかったことがあったら報告します
密かにわたくしもチェックさせていただきます。
>テストベンチファイルはVHDLしか出力できないようだ
え。いえ、できますよ、確か。プロジェクトのプロパティでテストベンチの言語を選ぶコンボボックスがあったと思いますが。(すみません、今の環境では確認できないのですが)
  1. 2005/11/09(水) 21:18:38 |
  2. URL |
  3. キコ #-
  4. [ 編集 ]

了解しました。お楽しみにお待ちください。(笑) ただし、保障はありません。
情報ありがとうございます。出来ました。ここにあるとは知りませんでした。(汗)
  1. 2005/11/09(水) 21:34:23 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

お役に立てて良かったです^^ 私もverilog→VHDLの切り替え時に通った道のりでした。。
  1. 2005/11/09(水) 23:22:44 |
  2. URL |
  3. キコ #-
  4. [ 編集 ]

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