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XilinxデバイスのVerilogシミュレーション時の注意点(glbl.v)

XilinxデバイスのVerilogシミュレーション時には、glbl.vをコンパイルする必要がある。glbl.v モジュールは、デザインのグローバル セット/リセット信号とグローバル トライステート信号を接続するそうである。
今回のシミュレーションでは、グローバル セット/リセット信号が100ns アサートされているのを忘れてしまい、何の変化もないと誤解してしまった。
XilinxデバイスのVerilogシミュレーション時には、intialから100ns waitしてから、信号を変化させる必要がある。
こんな感じ。

`timescale 1ps/1ps

...........

    initial begin // 10bitを出力
        #100000;    // GSRリセットを待つ
        #(PERIOD*2);
        rst = 1'b0;


今日の教訓でした。
  1. 2007年11月26日 21:13 |
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