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ISEでの組み合わせ回路の論理シミュレーション

今日は初心者向けにISEでの組み合わせ回路の論理シミュレーションのやり方を解説。今、Verilog-HDLを勉強中なのでVerilogで解説します。始めにVerilogでテストベンチを吐いてくれるようにプロジェクト・プロパティを設定。ここを参照。VHDLの場合はVHDLにする。
まずは、ISEでHDLを右クリックしてNew Source...を選択する。
ISE_new_Source_051119.jpg

New Sourceウインドウが開くので、File nameを入力する。Locationは通常はそのまま。TB_new_source_051119.jpg

テストベンチを生成するHDLファイルを選択する。この場合、and_gate.vしかないので決まり。TB_Select_051119.jpg

次に、New Source Informationウインドウが開く。完了をクリック。
TB_New_Source_Info_051119.jpg

Initialize Timingウインドウが開く。クロック入力する場合はそのままだが、組み合わせ回路をシミュレーションする場合は"Clock Information"の"Combinatorial(or internal clock)"ラジオボタンをクリック。OKをクリック。
TB_Initialize_Timing_051119.jpg

そうすると、ISEの右のペインにタイミングチャートを入力する画面になる。そこで、下図のように入力に波形を入力。入力のタイミングチャートをクリックすると、水色の領域の最初で入力波形が変化する。黄色は自分で想定する出力波形を入力して、実際の出力波形と比較してくれるが、とりあえずは使わないのでそのままにする。"Processes for Source"ペインから下の"Process View"タブを選択して、"Simulate Behavioral Model"をダブルクリックするとModelSimが立ち上がり、論理シミュレーションを始める。Logic_simu_051119.jpg

そうすると、ModelSimのWaveウインドウにシミュレーションの結果が表示される。AND回路である。ModelSim_Wave_051119.jpg

これでおしまい。

次は、Verilog-HDLを勉強していて、ブロッキング代入文とノンブロッキング代入文の使い分けを考えていた時に思いついたので、ノンブロッキング代入文を使ったHDLのシミュレーション時のデルタ遅延時間の扱いについて考察してみたい。
  1. 2005年11月19日 15:44 |
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