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DDR2 SDRAMコントローラのインプリメントテスト(終わり)

DDR2 SDRAMコントローラのインプリメントテスト(IOB)”で、まだdqs_enable_3dがクリティカルパスになっていたので、例によってmax_fanoutを1にした。その後、もう1つ、FFのmax_fanoutを1にしたところタイミングが収束した。
ddr2_implement_8_080213.png

これで大体大丈夫だと思う。最終的にはセットアップ時間、クロックからの出力時間の制約をUCFに書く予定だが、これでだめならばやれることは少ない。
なお、前回、Floorplannerで配置したDQSのトライステートバッファの配線遅延は以下のとおりだ。
最初にddr2_dqs<0>とddr2_dqs<1>が1.230ns 。
ddr2_implement_6_080213.png

ddr2_dqs_n<0>とddr2_dqs_n<1>が1.534ns と1.545ns で少し大きい。まだ、精査していないが、このくらいだと大丈夫だと思う。
ddr2_implement_7_080213.png


これでddr2 controllerのインプリメントは終わったので、以前テストした表示部とあわせて、Suzaku-Vにインプリメントして動作確認をする予定だ。
  1. 2008年02月13日 21:57 |
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