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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

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Make Tokyo Meeting 開催

MakeブログMake Tokyo Meeting が今週末の日曜日4月20日に開催されるので行こうと思っている。
いろいろな作品が展示されるので楽しみだ。真空バズーカやプリンタのモータを利用した音楽、テスラコイル、なんかくだらないようなものもあるけれど(失礼!)作ることに情熱を注いでいる人たちの祭典だ。
非常に楽しみ。ついでにMake: Technology on Your Time Volume 04をアマゾンで注文してしまった。

DDR2 SDRAMコントローラは先週や今週はじめが忙しいこともあり、あまり進んでいない。
とりあえず、DDR2 SDRAMコントローラは現在のDQSを使用しないでDQを遅延させてリードする方式を使いながら、最初、データを書き込む。次に、DQの遅延値をダイナミックに変更しながらリードをして、正常に読める位置があるかどうかを探っていこうと思っている。正常に読めるのであれば、正常に読める範囲の中の真ん中にDQの遅延をセットするようにしようと思っている。
DQの遅延値をダイナミックに変更するやり方は、以前に”Virtex4のIDELAY(VARIABLEモード)”でテストしているので、これを使用する。

お仕事のほうは、独自仕様のFPGA内部バス(AMBやOCPのようなもの)の定義をしているのだが、どうも言葉やブロック図での仕様書に限界を感じている。言葉では再度読み直したときに、再認識できるまでに時間が必要だ。やはりUMLのシーケンス図のような図を描いて、見て一発でわかるようにしなくては。。。そこで、買ってあったUMLの本でシーケンス図だけでも勉強をして、シーケンス図もどきを書いた。これでだいぶ仕様の見通しが良くなったと自分でも思う。
できれば全体をUMLで記述して見たいのだが、欲張ると悩んでしまうので、とりあえずはシーケンス図もどきだけで満足。
  1. 2008年04月16日 05:34 |
  2. 日記
  3. | トラックバック:0
  4. | コメント:2

コメント

私も行ってみようと思っています。当日はスリッパと靴を入れる袋持参なんですね。腕自慢の方々の作品を見れるのが楽しみです。

  1. 2008/04/16(水) 20:20:12 |
  2. URL |
  3. Sim #mQop/nM.
  4. [ 編集 ]

私も、いろいろなくだらない、でも面白そうなものを見るのが楽しみです。
お互いに行けたら、会場でお会いできて、少しでもお話できるといいですね。
  1. 2008/04/16(水) 22:09:28 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

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