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VHDL or VerilogHDL

VHDLとVerilogHDLどっちがすきですか?
VerilogHDLは、簡単に書けて、記述量が少なくなります。
VHDLは記述量が多くなるけど、for generateやarrayがつかえます。
やはり、パラメータを与えて回路規模を変更できるように書くとすると、VHDLが断然有利です。
下位モジュールのインスタンス数をパラメータによって変えたいという時はVHDLでなければ出来ません。
その際には、arrayが使えないと下位モジュールでstd_logic_vectorを使えなくなってしまいます。
lower_moudleという下位モジュールを4つインスタンスするサンプルを書くと。

architecture RTL of .... is
component lower_module
 din : in std_logic_vector(7 downto 0);
 enable : in std_logic;
 dout : out std_logic_vector(7 downto 0)
end component;
type d_array is array (3 downto 0) of std_logic_vector(7 downto 0);
signal din_array : d_array;
signal dout_array : d_array;
begin
lower_module_4 : for i in 3 downto 0 generate
 lower_module_inst : lower_module port map(
  din => din_array(i),
  enable => enable,
  dout => dout_array(i)
 );
end generate lower_module_4;
.
.
.
end RTL;

VHDLだと、ちゃんとインスタンス出来ます。VerilogHDLもSystem Verilogだとできるのかな?
  1. 2005年05月18日 13:54 |
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