FC2カウンター FPGAの部屋 2006年01月25日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

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プリント基板の設計

Virtex2proのRocketIOやDDR SDRAMを使うと、電源が沢山必要になるようだ。
RocketIOのVccはロジックと別電源にしなくちゃいけないし、ACカップリングだとVTRX受信用のリファレンス電源が別に必要。
DDR SDRAMのリファレンス電源は消費電力が結構大きいし。。。
FPGAコアも電力を食いそうである。プロセッサコアは強烈に電力を食いそうだ。
大きい基板は十数電源になりそうだ。
それに、2.5V動作の水晶発信器が見つからない。LVCMOS2.5Vは見つからずLVPECLのエプソンの水晶発信器しか見つからなかった。
"Virtex,Virtex2proのIOBのクロック配線の制約"でも書いたが、思いもかけない制約もある。
間違えないように配線しないと。回路図を作る段階はいつも緊張する。1本間違えたら基板パーかもしれないから。使用するいろいろなデバイスのデータシートやユーザーズマニュアル、アプリケーションノートを読まなくちゃ。相当読まないとだめだ。でも必要な所のみ拾い読み。とても時間が足りないし。。。
なるべく安全なように配線することにする。
  1. 2006年01月25日 20:42 |
  2. プリント基板の作成過程
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Virtex2, Virtex2proのIOBのクロック配線の制約

Virtex2, Virtex2proのIOBにはIO_L19N_4, IO_L19P_4というような名前がついている。これはLVDSなどの差動信号を入出力する際のペアとなる信号だ。
これらのIOBではIOBのクロック入力に制限があるので、注意が必要だ。
IOBには入力用DDRレジスタ、出力用DDRレジスタ2個があるが、それぞれに入力DDR用のクロック2本、出力DDR用のクロック2本が入力できるようになっている。
FPGA_Editor_5_060118.png

差動入出力ペアのIOB間では入力DDR用のクロックが共通になっていて、出力DDR用のクロックも共通になっている。
IOB_clock_060119.png

上の図で赤く囲んだところが入力クロック、出力クロックをマルチしているところだ。

FPGAの回路が出来ていない状態で基板を作ろうとすると、このような事柄に注意しなければいけない。
DDR SDRAMコントローラ回路でDQとDQSなどは出力するクロックが違っている。それらのIOはIOB内のDDRレジスタを使用しないとどうにもならないので、使わなくちゃいけないのだが、IOBクロックの制約を見逃すと使用できなくなる可能性がある。
例えば、IO_L19N_4にDQ0、IO_L19P_4にDQS0割り当てたらアウトだ。
FPGAの回路が出来ていればエラーが出るのでわかるけど。。。
危ないところだ。もう一度ピン割り当てを見直さないと。。。

2006/01/25 注:基本的にはLVDSペアのパッド同士のDDR入出力クロックがマルチされているが、No_Pairのパッドが混ざっている時にはその限りではない。やはりFPGA Editorで必ず確認すること。
  1. 2006年01月25日 10:34 |
  2. FPGAチップ内の配線方法
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