FC2カウンター FPGAの部屋 2007年09月24日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

”Chipscope”の目次

なお、ChipScope Proの基本的な使い方に関しては、fpga-lab.orgさんの”ChipScope™ Proの使い方”に詳しく書かれていますので、そちらを参照されると良いと思います。

Chipscopeについて(Chipscopeの概要について)
Chipscope7.1iの使用法について(Chipscope7.1は何かおかしいという記事。ちなみにChipscope9.1は問題ない)
Chipscopeのクロックの配置について(ChipscopeもFPGAの回路の一部なので、BUFGMUXを十分に使わせてあげないと、動作がおかしくなる。それを回避する方法。キャプチャ図解説付き)
Chipscopeの観測する信号をつなぎ直す(Chipscopeは非常に便利なツールだが通常は少なくともネットリストにChipscope回路を付加するので再度インプリメントしなくてはならない。FPGA Editorでお手軽につなぎなおす方法を解説。キャプチャ図解説付き)
ChipscopeのXカーソル、Oカーソルの移動(こんなことも知らなくてお恥ずかしいが。。。ChipscopeのXカーソル、Oカーソルの移動方法を解説。キャプチャ図解説付き)
ChipScopeの波形保存とModelSimでの表示方法(ChipScopeでVCDで保存した波形をvcd2wlf.exe でwlfファイルに変換してModelSimで表示する方法。キャプチャ図解説付き)

ほかのカテゴリでのChipscopeの記事
あるパソコンでのPCIマスタアクセス波形(XeonプロセッサのパソコンのPCI66MHz,64bitボードからパソコンのメモリへPCIマスタリードしたときのChipscope波形。ChipScopeで信号をまとめてバスとして表示する方法)
  1. 2007年09月24日 18:41 |
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”UCFの書き方”の目次

UCFの書きかた1(入出力ピンの位置を指定、入出力バッファのスルーレート、IO入出力レベルの制約)
UCFの書き方2(クロック制約、IOのセットアップ時間、IIOのクロックからの出力時間の制約)
UCFの書き方3(受け渡すクロックの間の依存関係は無視するという制約)
UCFの書き方4(IOBDELAY制約)
UCFの書き方5(CLK_DV_FFとTO_CLK_DV_DATA間の制約を無視する制約、MAXDELAY制約)
IOBの入力用FFを活用する(XilinxのFPGAのIOBにビルトインされているIOBの入力用FFを確実に使う方法)
Constrains Editor(Constrains Editorの簡単な使用方法)
UCF設定での失敗例(出力のスルーレートと出力電流にも注意しましょう。違っていると出力遅延も違っています)
VALID制約(データが有効な時間の制約)
  1. 2007年09月24日 18:27 |
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”Floorplannerの使い方”の目次

Floorplannerの使い方覚書1(Timinig Analyzerを起動し、Floorplanner for crossprobingを選択し、Floorplannerを起動。クリティカルパスの中の一番遅延の大きいネットをFloorplannerで観察する。Replace All with placementを選ぶと、UCF Flowの方に前にPlace & Routeした配置をコピーして、自由に移動。キャプチャ図を使って説明)
Floorplannerの使い方覚書2(回路ブロックごとにエリアを制約するやり方。制約のUCFファイルを紹介。キャプチャ図を使って説明)
Floorplannerの使い方覚書3(クリティカルパスだけUCFとFNFにコピーして、修正する方法。キャプチャ図を使って説明)
  1. 2007年09月24日 05:42 |
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”シミュレーション”の目次

Webpack ISEとModelSimのインストールマニュアル(Webpack ISEとModelSimのインストールマニュアルを作った。どっちもWebpack6.3i用で古いです)
論理シミュレーション時のバグ(デルタ遅延があるので、モデルからの出力は遅延しておいたほうが良い)
Xilinx 社製FPGA を搭載したPCI ボードのシミュレーション1(Xilinx のツールISE6.1i に統合されているHDL Bencher を使用したSDRAM制御回路の回路検証例)
Xilinx 社製FPGA を搭載したPCI ボードのシミュレーション2(シミュレーションモデルを使用した全体のシミュレーション)
コアジェネレータIP使用時のVHDLのModelSimシミュレーション(コアジェネレータIP使用時にデフォルトでは、シミュレーションモデルがVerilogになっているので、VHDLに変更する必要がある)
ModelSimでの全体シミュレーション(うちのボードのSDR SDRAM, PowerPCのシミュレーション波形)
DDR SDRAMシミュレーションモデル(フリーのDDR SDRAMのシミュレーションモデルを置いてあるサイト)
DDR SDRAMコントローラのシミュレーション(FMFライブラリを作る)(Free Model FoundryのMT46V16M16のVHDLで書かれたシミュレーションモデルを使用してDDR SDRAMコントローラのシミュレーションをする。最初にライブラリをコンパイルする。キャプチャ図入りで説明)
DDR SDRAMコントローラのシミュレーション1(コンパイルスクリプト)(続き、プロジェクトを作成、コンパイルスクリプト(compile.do)を作って、コンパイルするまでの手順を示す。キャプチャ図入りで説明)
DDR SDRAMコントローラのシミュレーション2(シミュレーションスクリプト)(続き、Start Simulationしてシミュレーションしてみよう。ModelSimのGUIを使いながら、それを参考にして便利なDOファイルを作っていく。シミュレーション波形を確認する。キャプチャ図入りで説明)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーションまとめ1(コンパイルまでのやり方をキャプチャ図入りで説明)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーションまとめ2(Simulate、wave波形表示、特にVerilogを使用したときのステートマシンのステートの表示方法を解説)
Verilog2001版DDR SDRAMコントローラのバグ(最初のバグは、ontroller.v 724行目のendcaseの後に ; を入れてしまったことだ。もう1つは write_data_module.v でグローバル変数 j を定義してその j を2つのalways @* 内で使用してしまったのでレース状態が発生してしまったらしい。)
Verilogシミュレータ (Veritak)(Veritakシミュレータの紹介。ModelSim XE Starter で1万行を超えるシミュレーションはVeritakの方が大幅に速い)
Veritak-Basic Version 3.30A(Veritakの新しいバージョン、Veritak-Basic Version 3.30A(シェアウェア版)がVeritakのWebページに出ていることを教えてもらったので、早速ダウンロードしてインストール)
ISEのTest Bench Waveformでの複数クロックを使用するISEシミュレーション(SEでTest Bench Waveformをウイザードで生成する際に、複数のクロックを使用したい場合があるが、ISE9.1iではMultiple Clocksを使用出来るので、それを使用してISEシミュレーションをしてみた。 )
PCIバスなどのシミュレーション(VHDL)(サスティンド・トライステートのシミュレーションでの表現方法)
VHDLの共有変数を使用したシミュレーション(VHDLの共有変数を使ってテストベンチで下の階層の信号を見る)
キャラクタ・ディスプレイ・コントローラのシミュレーション(Verilog で作られたキャラクタ・ディスプレイ・コントローラの表示文字をシミュレーションによって確認する方法)
キャラクタ・ディスプレイ・コントローラのシミュレーション(VHDL)(キャラクタ・ディスプレイ・コントローラの表示文字をシミュレーションによって確認する方法、VHDL版。こちらはPS/2キーボード・インターフェース回路とつながっている)
キャラクタ・ディスプレイ・コントローラのシミュレーション(Verilog, ModelSim編)(Verilog版のキャラクタ・ディスプレイ・コントローラのシミュレーションをModelSimでやってみた)
  1. 2007年09月24日 05:26 |
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