FC2カウンター FPGAの部屋 2010年04月03日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

サイクリング

今日は片道7Km位サイクリングをしてきた。ホームセンターで買い物をして、帰り道、農道を通ってきたのだが、道端につくしが沢山生えていた。春だな~という実感がした。
Cycling_1_100403.jpg

川の土手の上を走っていたら、菜の花が花ざかりだった。いい季節なんだけど、花粉が怖い。今も目が危ない。。。
Cycling_2_100403.jpg

明日は、早朝の桜の花見、朝マクドナルドだそうだ。その後、東京の原宿の竹下通りへ。娘のお供。奥さんと私と小5の娘で良く予定。その後、娘は絵が好きなので、上野の西洋美術館に行ってこようと思う。
  1. 2010年04月03日 20:59 |
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Spartan-6のお勉強(クロックリソース編1)

さて、Spartan-6 FPGA SP605 評価キットをいじってみたいと思っているが、最初にSpartan-6の内部構造がどうなっているのかを勉強しようと思う。
最初に、クロックリソースから概略を把握しよう。

1. 超高速のロースキューI/Oリージョナル クロック リソースが40個ある。
2. BUFGMUXで駆動されるグローバル・クロックネットワークとI/Oクロック・バッファ(BUFIO2)、PLLクロックバッファ(BUFPLL)で駆動されるI/Oクロック・ネットワークがある。
3. BUFPLL及びBUFIO2は、ISEDESとOSERDESを駆動する。
4. BUFIO2はDDRバスのILOGIC及びOLOGICを駆動することができる。グローバル・クロック、DCMのGTPクロック、PLLクロック入力へ配線することができる。


BUFIO2から、ISERDES2を駆動して、更にBUFGを駆動してFPGAのロジックにクロックを供給することができるらしい。そのSDR(Single Data Rate)の例が、”Spartan-6 FPGAクロック リソース ユーザーズガイド UG382 (v1.3) 2010年2月22日”の25ページに載っている。下に図1-9を引用する。
Clock_Resource_100403.png

BUFIO2のDVICLK出力を通してBUFGに接続してFPGAロジックにクロックを供給している。Spartan-6のクロックバッファの目玉はどうやらこのBUFIO2みたいだ。クロックダブラで入力クロックを2倍にすることができてDDRのデータに対応することができて、更に、分周ができるので、SERDESのタイミングを取るのが容易になる。失敗したけれどもSUZAKU-VのDDR2 SDRAMコントローラを作るときに一番苦労したのが、SERDESクロックとメインのクロック間の同期をとるところだ。その部分の実装が簡単になりそうだ。
Spartan-6 FPGAクロック リソース ユーザーズガイド UG382 (v1.3) 2010年2月22日”の39ページから、BUFIO2の属性の表を引用する。
Clock_Resource_2_100403.png

上の表で例えば、DDRの信号で8ビットのシリパラ変換する場合は、USE_DOUBLER=TRUE, DIVIE=8に設定するのだと思う。
SDRでISEDESを使うときには、27ページの”図 1-11 : 例 1: ISERDES2 (DATA_RATE = SDR) を駆動する BUFIO2 ”を参照のこと。
DDRでISERDESを駆動する場合には、反転クロック用のBUFIO2がもう1つ必要になる。その図は、28ページの”図 1-12 : 例 2: ISERDES2 (DATA_RATE = DDR) を駆動する BUFIO2 ”を参照のこと。

BUFIO2はPLLと組み合わせても使えるし、GTP使うときにも使えるようだ。なかなか便利そうだ。
  1. 2010年04月03日 17:53 |
  2. Virtex-6, Spartan-6
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FPGAの部屋の2010年3月までのアクセス数

FPGAの部屋の2010年のアクセス数の1月から3月までのアクセス数のグラフを下に示す。
Access_2010_100403.png

3月のアクセス数は39,259アクセス。1月から3月までは126,018アクセスだった。皆様、アクセスしていただいてありがとうございます。
1月、2月、3月とだんだんとアクセスが下がっているのが気になる。人気の無い記事だったかな?でも、SystemVerilogとCとの協調シミュレーションやOVLに限らないアサーションはこれから私及び皆様のためになると思っている。
それでも、39,259アクセスだと2009年の8月くらいのアクセス数なのでまあまあかもしれない。
Access_2009_100106.png

皆様、これからもよろしくお願いします。コメントを待っています。

今年はESECには行かないで、5月13-14日は、Virtex-6 ファミリ デザイン v11.3セミナーに行こうと思っている。5月25-26日は、Spartan-6 ファミリ デザイン v11.3セミナーに行く予定だ。
  1. 2010年04月03日 05:12 |
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