FC2カウンター FPGAの部屋 2011年08月02日
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

AXIバスのEDKでキャラクタ・ディスプレイ・コントローラのカスタムIPを作る2

AXIバスのEDKでキャラクタ・ディスプレイ・コントローラのカスタムIPを作る1”の続き。

カスタムIPのHDLコードを接続する。

1.XPSのFileメニューからOpen...を選択して、pcores -> chardispc_v1_00_a -> hdl -> vhdlフォルダのchardispc.vhdを選択して開く。141行目に、DVI関連のポート宣言を追加する。(--USER ports added hereの下)
SP605_AXI_CDC_19_110731.png

2.更に、USER_LOGIC_I : entity chardispc_v1_00_a.user_logic のポート記述を追加する。
SP605_AXI_CDC_20_110731.png

3.chardispc.vhdをセーブした。

4.XPSのFileメニューからOpen...を選択して、pcores -> chardispc_v1_00_a -> hdl -> vhdlフォルダのuser_logic.vhdを選択して開く。ポート宣言を追加した。
SP605_AXI_CDC_22_110802.png

5.キャラクタ・ディスプレイ・コントローラ、CharDispCtrler_SP605.v のコンポーネント宣言を追加して、インスタンスした。
SP605_AXI_CDC_23_110802.png

6.CharDispCtrler_SP605.vの下のHDLファイル名を、pcores -> chardispc_v1_00_a -> data -> chardispc_v2_1_0.pao に追加した。下に、chardispc_v2_1_0.paoの内容を示す。(ame_feb4さん、教えて頂いてありがとうございました)

##############################################################################
## Filename: H:/HDL/FndtnISEWork/Spartan6/SP605_AXI_CharDispCtrler/system/pcores/chardispc_v1_00_a/data/chardispc_v2_1_0.pao
## Description: Peripheral Analysis Order
## Date: Sat Jul 30 05:47:37 2011 (by Create and Import Peripheral Wizard)
##############################################################################

lib proc_common_v3_00_a all
lib axi_lite_ipif_v1_01_a all
lib chardispc_v1_00_a user_logic vhdl
lib chardispc_v1_00_a chardispc vhdl
lib chardispc_v1_00_a char_gen_rom.v verilog
lib chardispc_v1_00_a CharDispCtrler.v verilog
lib chardispc_v1_00_a CharDispCtrler_SP605.v verilog
lib chardispc_v1_00_a dcm_inst.vhd vhdl
lib chardispc_v1_00_a disp_timing.v verilog
lib chardispc_v1_00_a frame_buffer.v verilog
lib chardispc_v1_00_a freqdiv.vhd vhdl
lib chardispc_v1_00_a One_Transaction_SCCB.vhd vhdl
lib chardispc_v1_00_a SCCB_Reg_Controller.vhd vhdl
lib chardispc_v1_00_a SCCB_reg_values_ROM.vhd vhdl


7.VHDLファイルはpcores -> chardispc_v1_00_a -> hdl -> vhdlフォルダに追加した。Verilogファイルはpcores -> chardispc_v1_00_a -> hdl -> verilogフォルダを作成して、そこに入れた。

(2011/08/04:追記)
MicroBlazeの動作クロックを100MHzに設定したので、AXI4LiteのIPへのクロックも100MHzと思っていたのだが、system.mhs ファイルを見てみると、

PORT S_AXI_ACLK = clk_50_0000MHzPLL0


と記述があって、50MHzクロックのようだった。clock_generator を見てみたが、50MHzで間違いなかった。
なお、MIG (AXI4) は100MHzクロックが供給されていた。
CHARDISPC のDCMの分周比を50MHzクロック用に変更した。

AXIバスのEDKでキャラクタ・ディスプレイ・コントローラのカスタムIPを作る3”に続く。
  1. 2011年08月02日 05:35 |
  2. EDK
  3. | トラックバック:0
  4. | コメント:0