FC2カウンター FPGAの部屋 2012年08月04日
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ビットマップ・ディスプレイ・コントローラの作製9(BitMapDCの接続1)

ビットマップ・ディスプレイ・コントローラの作製8(デバック1)”の続き。

MicroBlazeからDDR2 SDRAMを読み書きできない状態になっていたが、MCBの設定にAXI Supports Narrow BurstがあってAutoになっていたので、Enableにしてやってみたが、やはりAXI4バスのAWVALIDに反応していない。
今回は、64ビットバーストReadを試して見られるので、ビットマップ・ディスプレイ・コントローラ(BitMapDC) を追加してみることにした。元々はビットマップ・ディスプレイ・コントローラの作製なので、本当はこれがメインなのだが、MCBがMicroBlazeからアクセス出来ないため延び延びになってしまった。

・Atlys_EDK_test_PA_142\Atlys_EDK_test_PA.srcs\sources_1\edk\system\pcoresフォルダに、bitmap_disp_cntrler_axi_master_v1_00_a がある。

・Atlys_EDK_test_PA_142\Atlys_EDK_test_PA.srcs\sources_1\edk\system\pcores\bitmap_disp_cntrler_axi_master_v1_00_a\dataフォルダにテンプレートのままのファイルがある。
BitMapDispCont_67_120803.png

・ファイルの名前をbitmap_disp_cntrler_axi_master_v2_1_0 に変更した。
BitMapDispCont_68_120803.png

・まずは、bitmap_disp_cntrler_axi_master_v2_1_0.pao を編集して、HDLファイルを追加した。(2012/08/06:修正)(2012/08/09:修正 bitmap_afifo.v のエントリを追加した
(2012/12/13:修正、1行目と2行目が同じだったので、1行目を消しました。御指摘ありがとうございました。)

lib bitmap_disp_cntrler_axi_master_v1_00_a bitmap_disp_cntrler_axi_master.v verilog
lib bitmap_disp_cntrler_axi_master_v1_00_a axi_master_interface.v verilog
lib bitmap_disp_cntrler_axi_master_v1_00_a bitmap_disp_engine.v verilog
lib bitmap_disp_cntrler_axi_master_v1_00_a bitmap_afifo.v verilog
lib bitmap_disp_cntrler_axi_master_v1_00_a dvi_disp.vhd vhdl
lib bitmap_disp_cntrler_axi_master_v1_00_a Digilent_RTL/DVITransmitter.vhd vhdl
lib bitmap_disp_cntrler_axi_master_v1_00_a Digilent_RTL/TMDSEncoder.vhd vhdl
lib bitmap_disp_cntrler_axi_master_v1_00_a Digilent_RTL/SerializerN_1.vhd vhdl


・bitmap_disp_cntrler_axi_master_v2_1_0.bbd ファイルを追加して、bitmap_afifo.ngc を設定した。

FILES
bitmap_afifo.ngc


BitMapDispCont_69_120803.png

・同時にbitmap_afifo.ngc のVerilog ファイル(bitmap_afifo.v)もVerilog フォルダに追加した。(こうしないとbitmap_afifoが認識されないので注意)(2012/08/09:修正)
BitMapDispCont_96_120809.png

・bitmap_disp_cntrler_axi_master_v2_1_0.mpd を開いて、外部ポートを追加した。

PORT pixclk = "", DIR = I
PORT TMDS_tx_clk_p = "", DIR = O
PORT TMDS_tx_clk_n = "", DIR = O
PORT TMDS_tx_2_G_p = "", DIR = O
PORT TMDS_tx_2_G_n = "", DIR = O
PORT TMDS_tx_1_R_p = "", DIR = O
PORT TMDS_tx_1_R_n = "", DIR = O
PORT TMDS_tx_0_B_p = "", DIR = O
PORT TMDS_tx_0_B_n = "", DIR = O


・bitmap_disp_cntrler_axi_master_v2_1_0.mpd の下図のピンクの四角で囲ってある部分をbitmap_disp_cntrler_axi_master に変更した。
BitMapDispCont_71_120804.png

・bitmap_disp_cntrler_axi_master_v2_1_0.mpd の51行目、”OPTION STYLE = HDL”を”OPTION STYLE = MIX”に変更した。これはbitmap_fifo.ngc を使用することを宣言する設定だ。。(2012/08/09:修正)
BitMapDispCont_95_120808.png

・Atlys_EDK_test_PA_142\Atlys_EDK_test_PA.srcs\sources_1\edk\system\pcores\bitmap_disp_cntrler_axi_master_v1_00_a フォルダの下にnetlist フォルダを作成し、bitmap_afifo.ngc を追加した。
BitMapDispCont_70_120803.png
  1. 2012年08月04日 05:23 |
  2. AXI4 Master IPの作製
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