FC2カウンター FPGAの部屋 2013年01月08日
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ZedBoard用CMOSカメラ回路の作製4(XPSプロジェクトの作製)

ZedBoard用のカメラ回路IPが出来たので、XPSプロジェクトでプロジェクトに追加を行った。
次に、MT9D111のレジスタを設定するための AXI IIC IP を追加した。
ZedBoard_Cam_7_130107.png

Portタブでは、MT9D111 の外部ポートを追加した。
ZedBoard_Cam_8_130107.png

(2012/01/09:追加)
MT9D111はSVGAサイズの予定ですが、ビットマップ・ディスプレイ・コントローラはVGAサイズでした。ビットマップ・ディスプレイ・コントローラをSVGAサイズに変更した。disp_timing_parameters.vh のパラメータをSVGA解像度に変更した。

// SVGA 解像度 pixel clock = 40MHz
parameter H_ACTIVE_VIDEO= 800;
parameter H_FRONT_PORCH = 40;
parameter H_SYNC_PULSE = 128;
parameter H_BACK_PORCH = 88;
parameter H_SUM = H_ACTIVE_VIDEO + H_FRONT_PORCH + H_SYNC_PULSE + H_BACK_PORCH;

parameter V_ACTIVE_VIDEO = 600;
parameter V_FRONT_PORCH = 1;
parameter V_SYNC_PULSE = 4;
parameter V_BACK_PORCH = 23;
parameter V_SUM = V_ACTIVE_VIDEO + V_FRONT_PORCH + V_SYNC_PULSE + V_BACK_PORCH;


その後で、XPSプロジェクトのZynqタブで、Clock Generation をクリックして、
ZedBoard_Cam_15_130107.png

FCLK_CLK1 を40MHzに変更した。MT9D111のピクセルクロックの動作周波数は 36MHz なので、FCLK_CLK2 を 36MHz に設定した。
ZedBoard_Cam_16_130107.png

(2012/01/09:追加ここまで)

次に、mt9d111_inf_axi_master のポートの接続を下に示す。(2012/01/09:変更:mt9d111_inf の pclk_from_pll の接続先をFCLK_CLK2 に変更)
ZedBoard_Cam_9_130107.png

MT9D111のI2C用のIP、axi_iic_mt9d111 のポートの接続を下に示す。
ZedBoard_Cam_10_130107.png

Addressタプの内容を下に示す。axi_iic_mt9d111 に64Kバイトのサイズを割り当てて、0x41700000 のアドレスを割り当てた。
ZedBoard_Cam_11_130107.png

これで、XPSプロジェクトの設定は終了した。
Project メニューから、Design Rule Check を選択して、デザインのルールチェックを行ったが、エラーはなかった。
XPSプロジェクトを閉じて、PlanAheadプロジェクトに戻った。
ZedBoard_Cam_12_130107.png

・Embedded Design Sources のSystem の右クリックメニューから Create Top HDL を選択して、トップファイルを再生成した。
・Synthesis を実行した。
・Synthesis -> Synthesized Desgin を開いた。
・Layout メニューからI/O Layout を選択して、I/Oのパッドを固定する。
・mt9d111_d のIOパッドを固定して、I/O Std を LVCMOS33に変更した。
ZedBoard_Cam_13_130107.png

・その他の MT9D111用の信号のIOパッドを固定した。
ZedBoard_Cam_14_130107.png
  1. 2013年01月08日 05:53 |
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