FC2カウンター FPGAの部屋 2013年07月11日
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AXI VDMAのシミュレーション5(こんどこそシミュレーション)

前回、”AXI VDMAのシミュレーション4(インプリメント)”でインプリメントをしてみたので、こんどこそISim14.5でシミュレーションを行った。

まずは、XPSプロジェクトのトップファイルを生成した。(2013/07/12:前のブログでトップファイルは生成していました)

次に、テストベンチを生成して、修正して、完成した。

Project Navigator をSimulation モードにして、Simulate Behavioral Model をクリックしてシミュレーションを開始した。そうするとエラーで停止してしまった。
VDMA_test_8_130711.png

エラーの内容を下に示す。

ERROR:HDLCompiler:1654 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/test/VDMA_test2/system_mt9d111_inf_axi_stream_0_wrapper.v" Line 49: Instantiating from unknown module


mt9d111_inf_axi_streamが見つからないとエラーのようだ。ネットを検索してみたが該当するものが見つからなかった。

もしかしてと思い、mt9d111_inf_axi_stream_v2_1_0.pao ファイルの内容を見ると以下のように書いてあった。

lib mt9d111_inf_axi_stream_v1_00_a mt9d111_inf_axi_stream.vhd vhdl
lib mt9d111_inf_axi_stream_v1_00_a pixel_fifo.v verilog
lib mt9d111_inf_axi_stream_v1_00_a mt9d111_cam_conts.v verilog


mt9d111_inf_axi_stream.vhd を先に書いてあるので、これがまずいのかもしれない。インプリメントは通っても、ISim でのシミュレーションは通らないのでないか?という仮説のもとに順番を変更した。

lib mt9d111_inf_axi_stream_v1_00_a pixel_fifo.v verilog
lib mt9d111_inf_axi_stream_v1_00_a mt9d111_cam_conts.v verilog
lib mt9d111_inf_axi_stream_v1_00_a mt9d111_inf_axi_stream.vhd vhdl


これでセーブして、XPSプロジェクトでRescanして、すべてのファイルを消去してから、もう一度、Simulate Behavioral Model をクリックしてシミュレーションを開始した。

コンパイルが完了して、ISimが起動した。
VDMA_test_9_130711.png

やった~。ISimによるシミュレーションが成功した。

インプリメント時には問題ない PAOファイルのファイルの順番は、ISimによるシミュレーション時には問題になることがある。その場合に、階層が下のファイルを最初にPAOファイルに記述して、階層が最上位のファイルは最後にPAOファイルに書く必要があるようだ。

さて、今回はISimが起動して、シミュレーションができるかどうか?を見ただけとなる。詳細なAXI VDMAの検証は、AXI VDMAのレジスタの設定を決定してからとする。

レジスタの設定は、reg_set_axi_lite_master IPで行う予定だ。これは、テキストファイルを読んで、AXI VDMAの設定を行う。その場合に、BRAMの初期値設定用テキストファイルを変更した時に、その値を反映させるには、どうすれば良いのかも探って行きたいと思う。

(参考)

AXI VDMAのレジスタ設定用AXI Lite Master IPの作製1(仕様の検討)
AXI VDMAのレジスタ設定用AXI Lite Master IPの作製2(シミュレーション)

  1. 2013年07月11日 04:21 |
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