FC2カウンター FPGAの部屋 2013年07月25日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

AXI VDMAのシミュレーション9(v_axi4s_vid_outの変更)

AXI VDMAのシミュレーション8(とりあえず休止)”の続き。

v_axi4s_vid_outのソースを読んでみたところ、s_axis_video_tdata のデータ幅を24ビットから32ビットに簡単に変更できそうだったので、やってみることにした。

・v_axi4s_vid_out IPコアのソースをローカルのpcores フォルダにコピーして変更できるようにする。

・v_axi4s_vid_out_0 を右クリックして、右クリックメニューから Make This IP Local を選択する。
VDMA_test_18_130724.png

・IPをローカル・プロジェクトのpcores フォルダにコピーするというダイアログが出る。OKボタンをクリックした。
VDMA_test_19_130724.png

・IP Catalog のProject Loacl PCores にVideo and Image Processing が出来て、その下にAXI4-Stream to Video Out が表示された。
VDMA_test_20_130724.png

・プロジェクトの pcores フォルダを見たところ、v_axi4s_vid_out_v2_01_a フォルダができていた。
VDMA_test_21_130724.png

・MUIファイルを見ると、VID_OUT_DATA_WIDTH と C_S_AXIS_VIDEO_TDATA_WIDTH が Hidden の方に入っていた。この2つはAdd IPの時のダイアログに表示されていない。
VDMA_test_22_130724.png

・VID_OUT_DATA_WIDTH と C_S_AXIS_VIDEO_TDATA_WIDTH の2つを General に移動した。これで、ダイアログに表示されるはずだ。
VDMA_test_23_130724.png

・Project メニューから Rescan User Repositories を実行した。

・v_axi4s_vid_out_0 をダブルクリックして、ダイアログを表示したところ、、Video Output Data Width (VID_OUT_DATA_WIDTH) と AXI4-Stream TDATA Width (C_S_AXIS_VIDEO_TDATA_WIDTH) は 24 から変更することが出来なかった。
VDMA_test_26_130724.png

これは、MPDファイルの、”IPLEVEL_UPDATE_VALUE_PROC”と”ASSIGNMENT = UPDATE”が影響している。
VDMA_test_24_130724.png

これらの変数は、外部のTCLファイルから変更されて、ユーザーが定義することができなくなっている。よって、この項を削除すれば良い。
VDMA_test_25_130724.png

・Project メニューから Rescan User Repositories を実行した。

・・v_axi4s_vid_out_0 をダブルクリックして、ダイアログを表示したところ、Video Output Data Width と AXI4-Stream TDATA Width は 24 から変更することができるようになった。
VDMA_test_27_130724.png

・Video Output Data Width と AXI4-Stream TDATA Width を 32 に変更した。
VDMA_test_28_130724.png

・axi_vdma_0 のM_AXIS_MM2S のデータバス幅も32ビットに変更した。
VDMA_test_29_130724.png

これで、MM2Sのデータバス幅が32ビットになった。

AXI VDMAのシミュレーション10(シミュレーション成功)”に続く。
  1. 2013年07月25日 05:55 |
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Vivado IP Integrator のチュートリアル(Lab1)7(インプリメント)

Vivado IP Integrator のチュートリアル(Lab1)6(Setup Debug)”の続き。

Step 7: Implement Design and Generate Bitstream

73.Flow Navigator の Program and Debug のGenerate Bitstream をクリックした。
Vivado_IP_Integrator_71_130725.png

74.No Implementation Results Available ダイアログが開く。Yesボタンをクリックした。
Vivado_IP_Integrator_72_130725.png

・synthesis out-of-date だったので、Synthesis が始まった。

75.インプリメントが終了して、Bitstream Generation Completed ダイアログが出た。Open Implemented Design のラジオボタンが選択されているので、そのままOKボタンをクリックした。
Vivado_IP_Integrator_73_130725.png

76.Synthesized Design を閉じて、Implemented Desgin を表示するというダイアログが出た。Yes ボタンをクリックした。
Vivado_IP_Integrator_74_130725.png

77.Implementation is Out-of-data ダイアログが出た。Yes ボタンをクリックした。
Vivado_IP_Integrator_75_130725.png

78.Implemented Design が開いた。Netlistウインドウを見ると、dgb_hub や u_ila_0 も見えた。
Vivado_IP_Integrator_76_130725.png

79.なお、IOのピンアサインが不安だったので、Layout メニューからI/O Planning を選択した。I/O Ports を見たところ、leds_8bits_tri_o もアサインされていた。最初にZedBoardを選択したので、ピンアサインも問題ないようだ。
Vivado_IP_Integrator_77_130725.png

Vivado IP Integrator のチュートリアル(Lab1)8(Export Hardware to SDK)”に続く。
  1. 2013年07月25日 04:23 |
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