FC2カウンター FPGAの部屋 2013年08月20日
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custom_vtc IP をテストする1

VivadoでAXI VDMAのシミュレーション1(IP Integrator)”で自作カスタムIPをIP Packager でIPとしてパッケージして、そのIPをIP Integrator で接続したが、エラーが出て論理合成することが出来なかった。
”VivadoでAXI VDMAのシミュレーション2(ISEプロジェクトをインポート)”で、VDMA_test2 プロジェクトをISEプロジェクトとして、Vivado にインポートして、シミュレーションしてみたが、エラーだった。論理合成もエラーだった。

今回は、原点に戻って、チュートリアルに使用した custom_vtc IP をIP Integrator でインスタンスして、論理合成、インプリメント、シミュレーションできるかどうか?を調べてみることにした。

custom_vtc のIP化にしていては、下のブログ記事を参照のこと。これらの記事を参考にしてやっていく。

Vivado チュートリアル Designing with IP Lab3 (IP Packager)1
Vivado チュートリアル Designing with IP Lab3 (IP Packager)2
Vivado チュートリアル Designing with IP Lab3 (IP Packager)3


今回は特に、”Vivado チュートリアル Designing with IP Lab3 (IP Packager)3”を参考にして、Vivado プロジェクトを作り、IPリポジトリをインポートしていく。

custom_vtc IP をインポートして、IP Integrator にインスタンスした状態を示す。
custom_vtc_test_1_130820.png

Block Design として custom_vtc_test を作ってあるが、Verilog HDLのラッパーを作った。
作り方は、 custom_vtc_test を右クリックして、右クリックメニューから、Create HDL Wrapper を選択する。
custom_vtc_test_2_130820.png

次に、テストベンチファイル、custom_vtc_test_tb.v のスケルトンだけを作製した。

テストベンチを作製した。と言っても、作ってあった custom_vtc_tb.v を改造しただけだ。

Flow Nabigator のSimulation -> Run Simulation -> Run Behavioral Simulation を選択して、論理シミュレーションを開始した。
論理シミュレーション出来ました。
custom_vtc_test_4_130820.png

論理合成、インプリメント、ビットストリームの生成を行った。ビットストリームの生成は出来なかったが、インプリメントまで成功した。
custom_vtc_test_5_130820.png

簡単なIPは IP Integrator にインスタンスして問題なく、シミュレーション、インプリメントすることが出来た。今度はもう少し複雑なIPを IP Integrator にインスタンスして確かめてみようと思う。
  1. 2013年08月20日 05:11 |
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VivadoでAXI VDMAのシミュレーション2(ISEプロジェクトをインポート)

VivadoでAXI VDMAのシミュレーション1(IP Integrator)”の続き。

前回、自作カスタムIPをIP Packager でIPとしてパッケージして、そのIPをIP Integrator で接続したが、エラーが出て論理合成することが出来なかった。(目的はシミュレーションです)
今回は、VDMA_test2 プロジェクトをISEプロジェクトとして、Vivado にインポートして、シミュレーションすることができのかを調べてみることにした。

VDMA_test2 プロジェクトをVivado にインポートした。
Vivado_VDMA_test_7_130820.png

Flow Navigator のSimulation -> Run Simulation を選択して、Run Behavioral Simulation を選択して、シミュレーションをスタートしたところエラーが発生した。
Vivado_VDMA_test_8_130820.png

FIFO GENERATORが見つからないというエラーだ。

ERROR: [VRFC 10-2063] Module not found while processing module instance [C:/HDL/Xilinx/Vivado/2013.2/ids_lite/EDK/hw/XilinxProcessorIPLib/pcores/axi_interconnect_v1_06_a/hdl/verilog/ict106_fifo_gen.v:572]
ERROR: [VRFC 10-2063] Module not found while processing module instance [C:/Users/Masaaki/Documents/Vivado/Zynq/Zedboard/VDMA_test2_org/VDMA_test2_org.srcs/sources_1/edk/system/pcores/custom_axi4s_video_v1_00_a/hdl/verilog/video_fifo.v:71]
ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed


論理合成してもやはり、FIFO GENERATORでエラーになった。

この手段もダメだったので、一番簡単なIPをインスタンスしてシミュレーションや論理合成ができるかどうかを試してみようと思う。
  1. 2013年08月20日 04:19 |
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