FC2カウンター FPGAの部屋 2013年08月21日
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mt9d111_inf_axis IP をテストする

前回、”custom_vtc IP をテストする1”で、簡単な1つだけのVerilog HDLファイルで構成されたIPをIP Integrator でインスタンスした時は、問題なくシミュレーション、論理合成、インプリメントまで行うことが出来た。今回は、NGCファイル、つまり、CoreGen で生成したFIFO IPが含まれているIPをIP Integrator でインスタンスして、問題なくシミュレーション、論理合成、インプリメントできるかどうかを確認する。

今回も、”Vivado チュートリアル Designing with IP Lab3 (IP Packager)3”を参考にして、Vivado プロジェクトを作り、IPリポジトリをインポートした。
mt9d111_inf_axis_test_1_130821.png

・mt9d111_inf_axi_stream_1 をダブルクリックして、C M Axis Data Width を 24 から 32 に変更した。
mt9d111_inf_axis_test_3_130821.png

・Verilog HDLのラッパーを作った。
CRITICAL WARNINGが出ている、AXI4-Stream にクロックピンが含まれていないということのようだ。クロックは、pclkで兼用しているが、それがまずいのだろうか?
mt9d111_inf_axis_test_2_130821.png

WARNING の詳しい内容を下に示す。

CRITICAL WARNING: [BD 41-968] AXI interface port /m_axis is not associated to any clock port. It may not work correctly. Please update ASSOCIATED_BUSIF parameter of a clock port to include this interface port.
CRITICAL WARNING: [BD 41-967] AXI interface pin /mt9d111_inf_axi_stream_1/m_axis is not associated to any clock pin. It may not work correctly.


・シミュレーション用ファイル、mt9d111_inf_axi_stream_tb.v、axi4s_slave_BFM.vhd、mt9d111_model.v を用意して、Vivado のプロジェクトに追加した。
mt9d111_inf_axis_test_4_130821.png

シミュレーションと論理合成をしてみたがエラーになってしまった。
mt9d111_inf_axis_test_5_130821.png

[Synth 8-439] module 'mt9d111_inf_axis_test_mt9d111_inf_axi_stream_1_0' not found ["C:/Users/Masaaki/Documents/Vivado/Zynq/Zedboard/mt9d111_inf_axis_test/mt9d111_inf_axis_test.srcs/sources_1/bd/mt9d111_inf_axis_test/hdl/mt9d111_inf_axis_test.v":79]


mt9d111_inf_axi_stream_1_0のインスタンスが無いと言われているので、IPがうまくできていないのかも?
  1. 2013年08月21日 05:20 |
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