FC2カウンター FPGAの部屋 2013年08月28日
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Vivado HLSのAXI Master Exampleを試す2

前の記事は、”Vivado HLSのAXI Master Exampleを試す1

・C/RTL Cosimulation を SystemC で行った。成功した。下に結果を示す。
Vivado_HLS_57_1308267.png

・C/RTL Cosimulation を Verilog, VHDL でやってみた。全部成功した。下に結果を示す。
Vivado_HLS_58_1308267.png

・IPにするために、Expart RTL を行う際に、Options の Evaluate をチェックしてみたところ、実際に論理合成、インプリメントをしているようだ。インプリメントできるかどうかをチェックしているのか?
Vivado_HLS_59_1308267.png

・IP化の結果。
Vivado_HLS_60_1308267.png

Vivado_HLS_61_1308267.png

・solution1\impl\ip フォルダを下に示す。
Vivado_HLS_62_1308267.png

・solution1\impl\ip\hdl\verilog フォルダを下に示す。5つのVerilog HDLファイルから構成されている。
Vivado_HLS_63_1308268.png

example_top.v を見ると、AXI4 Master インターフェイスと ap_hs インターフェイスのポートがある。 このIPの使い方がよくわからないが、ap_hs インターフェイスを叩くと、AXI4 Master のアクセスが始まって、演算が始まるのかもしれない。
  1. 2013年08月28日 04:56 |
  2. Vivado HLS
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