FC2カウンター FPGAの部屋 2014年06月03日
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VivadoでZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ IP3(単体シミュレーション)

VivadoでZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ IP2(FIFOの生成)”の続き。

前回は、IP Catalog からFIFO IPを生成した。今回は、OVL(Open Verification Library)を使用した単体シミュレーションを行う。OVLのVivado Simulator 用の設定は、”Vivado Simulator用のOVL2.8.1のOVLライブラリをコンパイルして登録した”でやったので問題ないはずだ。

まずは、シミュレーション用HDLファイルを登録する。

・Project Manager のAdd Source をクリックした。
Vivado_ZYBO_CDC_axi_slave_19_140602.png

・Add Source ダイアログが表示された。Add or Create Simulation Sources のラジオボタンをクリックして、Next >ボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_20_140602.png

・Add or Create Simulation Sources ダイアログで、Add Files... ボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_21_140602.png

・Add Sources Files ダイアログで以前ISEで単体シミュレーションを行った時のテストベンチやAXI4 Master BFM、OVL_Checker を選択してOKボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_22_140602.png

・Add or Create Simulation Sources ダイアログに戻った。3つのファイルが選択されたのがわかる。もう一度、Add Files... ボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_23_140602.png

・Add Sources Files ダイアログで、std_ovl_v281フォルダに行って、std_ovl_defines.h を選択して、OKボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_24_140602.png

・Add or Create Simulation Sources ダイアログに戻った。4つのファイルが選択されたのがわかる。Copy source into project にチェックを入れて、Finish ボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_25_140602.png

これで、シミュレーション用HDLソースを追加できた。次は、シミュレーション用設定を行う。

・Project Manager の Simulation Settings をクリックした。
Vivado_ZYBO_CDC_axi_slave_26_140602.png

・Simulation 用のProject Settings ダイアログが開いた。Compilation タブが選択されていた。最初に、Verilog options を設定する。これはOVLを使用するための設定を行う。右脇の・・・ボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_27_140602.png

・Verilog Options ダイアログ開いた。Verilog Include Files Search Paths のAdd Directories... ボタンをクリックして、std_ovl_v281 フォルダを指定した。

・Defines のAdd ボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_28_140602.png

・Add Value ダイアログ開いた。OVL_VERILOG を設定した。OKボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_29_140602.png

・Verilog Options ダイアログのDefines に、OVL_VERILOG が表示された。
Vivado_ZYBO_CDC_axi_slave_30_140602.png

・同様に、OVL_ASSERT_ONと、OVL_FINISH_OFF を設定した。OKボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_31_140602.png

・Project Settings ダイアログに戻った。Verilog Options が設定できたのがわかる。More Compilation Options に -L accellera_ovl_vlog を指定した。OVLのVerilog ライブラリを指定した。
Vivado_ZYBO_CDC_axi_slave_32_140602.png

・Simulation タブに切り替えて、Simulation Run Time に 2000ns を指定した。OKボタンをクリックした。
Vivado_ZYBO_CDC_axi_slave_33_140602.png

・Project Manager から Run Simulation をクリックすると、右に表示が出て選択できるが、今は、Run Behavioral Simulation のみが選択できるので、それを選択した。
Vivado_ZYBO_CDC_axi_slave_34_140602.png

・シミュレーション用のコンパイルが開始された。
Vivado_ZYBO_CDC_axi_slave_35_140602.png

・シミュレーション結果が表示された。Flow Navigator が邪魔なので、<< ボタンをクリックして隠した。
Vivado_ZYBO_CDC_axi_slave_36_140602.png

・このような表示になった。シミュレーションのみの表示になった。
Vivado_ZYBO_CDC_axi_slave_37_140602.png

・シミュレーション時間全体を表示してみた。
Vivado_ZYBO_CDC_axi_slave_38_140602.png

・Vivao Simulator の機能としては、Analog 表示があるので、試してみた。
Vivado_ZYBO_CDC_axi_slave_39_140602.png

・Analog 表示になった。
Vivado_ZYBO_CDC_axi_slave_40_140602.png

・Analog 表示を元に戻して、Divider を挿入する。右クリックメニューから New Divider を選択した。
Vivado_ZYBO_CDC_axi_slave_41_140602.png

・Dividerの名前をダイアログに入力した。Write Channel と入力した。AXI4バスのWrite Channel を表示する。
Vivado_ZYBO_CDC_axi_slave_42_140602.png

・Write Channel のDivider が表示された。
Vivado_ZYBO_CDC_axi_slave_43_140602.png

・Read Channel のDivider も作成した。
Vivado_ZYBO_CDC_axi_slave_45_140602.png

・信号をAXI4バスが見やすい順番に並べ替えた。まずはWrite Channel を表示する。
Vivado_ZYBO_CDC_axi_slave_44_140602.png

・Write Channel は問題ないようだ。次にRead Channel を表示する。
Vivado_ZYBO_CDC_axi_slave_45_140602.png

Read Channel も問題ないようだ。OVLチェッカーもエラーが出ていない。単体シミュレーションは問題ないようだ。

VivadoでZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ IP4(IP化)”に続く。
  1. 2014年06月03日 04:42 |
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