FC2カウンター FPGAの部屋 2015年01月19日
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Vivado HLS 2014.4 の高位合成テスト13(ラプラシアンフィルタ8、Clock Period の変更1)

Vivado HLS 2014.4 の高位合成テスト12(ラプラシアンフィルタ7、PIPELINEディレクティブのシミュレーション)”の続き。

Vivado HLS 2014.4 の高位合成テスト11(ラプラシアンフィルタ6、PIPELINEディレクティブ)”でラプラシアンフィルタをPIPELINEディレクティブを追加して高位合成したら、latency = 2 だった。それでは、latency の値が変更される時はどんな時だろうか?
それは、Vivado HLSでは、Clock Period が変化した時ではないだろうか?
Clock Period が短くなって、つまり動作周波数が上がって、1クロックでやっていた演算の数が減っていくと latency は伸びていくだろう?
逆に、Clock Period が長くなって、つまり動作周波数が下がって、1クロックでやっていた演算の数が減ると latency は縮まるだろう?

先に、Clock Period が短くなる方から検証してみることにする。
最初に予測を立ててみよう。前回のClock Period = 10 ns の結果から、Timing (ns) の Summary の Estimated は、7.58 ns なので、多分、latency の値が変化するのは、Clock Period = 7 ns からだろうと思う。
Vivado_HLS_Study_54_150116.png

Clock Period の変更方法としては、solution メニューから solution setting... を選択する。

Solution Settings ダイアログの左のペインでSynthesis を選択してClock Period のテキストボックスに値を入れる。
Vivado_HLS_Study_63_150119.png

Clock Period = 9 ns の場合
latency に変更は無かった

Clock Period = 8 ns の場合
latency が 2 から 3 になった。
Vivado_HLS_Study_64_150119.png

Clock Period = 7 ns の場合
latency が 4 になった。
Vivado_HLS_Study_65_150119.png

Clock Period = 6 ns の場合
latency が 4 のままだった。

Clock Period = 5 ns の場合
latency が 7 になった。
Vivado_HLS_Study_66_150119.png

この辺りで、リソースの使用数を比較してみよう。
Clock Period = 10 ns の場合のリソースの使用数を示す。
Vivado_HLS_Study_55_150116.png

Clock Period = 5 ns の場合のリソースの使用数を示す。
Vivado_HLS_Study_67_150119.png

Clock Period = 10 ns の場合とClock Period = 5 ns の場合では、LUTの使用数は297で変わらないが、FFの使用数は、227から484に増えている。

Clock Period = 5 ns の場合のAnalysis 画面のハードウェアのスケジューリングを見てみよう(Resourceタブ)。
Vivado_HLS_Study_68_150119.png

Clock Period = 10 ns の場合のAnalysis 画面のハードウェアのスケジューリングを下に示す。
Vivado_HLS_Study_60_150116.png

Clock Period = 10 ns の場合と比べて、Clock Period = 5 ns の場合は、クロックごとに演算が分割されている。
  1. 2015年01月19日 04:12 |
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