Vimをインストールした

LSI設計雑記帳さんの”VimでSystemVerilog(OVM)を高速入力”を見て、Vimをインストールしてみようと思った。

まずは、vim-jp から、Windows 32ビットのバイナリデータをダウンロードして、適当なところに解凍した。

名無しのVim使いさんのところにプラグインの解説やカラースキームの解説がたくさんある。

Vim OnlineのScriptのBrowse allからスクリプトを検索してインストールする。
文字補完プラグインcmdline-complete.vim、vhdl.vimをダウンロード。
.vimファイルはvim73-kaoriya-win32\vim73\pluginにドラッグアンドドロップして、再起動すればインストールできる。
hdl_pluginもインストールした。これはテストベンチのスケルトンを作ってくれる。

verilog_systemverilog.vimもインストールした。これは.vimでなく、.tar.gzとなっていた。
解凍したverilog_systemverilogをvim73-kaoriya-win32\pluginsにコピーした。

vim73-kaoriya-win32\gvimrcを編集する。
カラー設定をzellnerに変更した。

"---------------------------------------------------------------------------
" カラー設定:
colorscheme zellner

Vimのメモを参考にTABを4に設定する。行番号も表示するようにした。

:set tabstop=4
:set softtabstop=4
:set shiftwidth=4
:set number

を追加した。

Vimを再起動。

SWDiv.vを読み込んで、iでインサートモードにして、補完機能を確かめるために、swとキータイプしてから、CTRL+Pを押すと候補が出てきた。矢印キーで選べばOKだ。


ファイルからタブページで開くを選択して、VHDLファイルも開いた。こっちも色分けされている。


Verilogのテストベンチのスケルトンを作成した。


こんな感じでできた。


VHDLのテストベンチのスケルトンも作成した。


これは便利だと思う。しかも、EmacsでなくViで出来る所が良い。

Changed.vimもインストールした。
diffもインストールした。:Changedで書き換えた所が表示できる。

カラースキームパッケージrainbow.zipを解凍して、vim73-kaoriya-win32\vim73\colorsに入れた。
breezeを使用している。
その他、いろいろ組み込んだ。


切りが無いですね。やはり決め打ちでもないけど、それに近いNotepad++の方が楽かもです。でも、テストベンチのスケルトン作成機能は使います。

Notepad++のVerilogモードに新しいキーワードを追加

Spartan3AのDDR SDRAMコントローラを作っているが、その際にVerilog-HDLコードをNotepad++というエディタを使用して書いている。Verilog2001の文法で書いているのだが、generate やgenvar などのキーワードの色が変わらない。（ピンクの下線の部分)　Notepad++はVerilogの文法にしか対応していないようだ。


そこで、これらのキーワードを色付けする方法を探ってみた。まずは設定メニューのスタイル設定... を選ぶと、スタイル設定ダイアログが開く。言語：からVerilogを選択して、コメント：からKEYWORD を選択する。ユーザー定義のキーワードにgenerate を入力してみた。


だが、色は変わらなかった。
ググってみると、どうやらNotepad++のキーワードはXMLファイルで指定しているようだ。そこでNotepad++ のインストールフォルダを見てみると、langs.xml というファイルがある。このファイルを開いて、Verilogで検索してみると、キーワードを書いているらしいところが見つかった。


試しに、ここにVerilog2001のキーワードを入れてみた。下の図でピンクの下線を引いたのが追加したキーワードだ。


これでNotepad++を再起動したら、うまくgenerate の色を変えることが出来た。


これでうまく行ったが、バージョンが変わって再インストールする場合はどうなるのか？という疑問がある。もしかして上書きされるともう一度書き換える必要が出てきてしまうかもしれない。
どうやらuserDefineLang.xml と言うファイルを Documents and Settings\＜ユーザー名＞\Application Data\Notepad++ においておけばよいのかもしれない。次はその辺を調査してみたい。

Notepad++の不具合？

Netepad++ v5.0.3をHDLソースの編集に使っているが、何かおかしいかもしれない。
pcix.vhdというファイルを”もう一つのビューへ複製”して、2ペインで編集しているのだが、その状態で文字列を選択すると、Netepad++のCPU負荷が50%（つまり１つのCPUを占有）してしまう。下のステータスバーのLn や Col などの文字の描画を繰り返しているようにかすれてしまう。

タスクマネージャーの画面を見るとNetepad++の負荷が50%になっている。

実害はないけど、気持ち悪い。

Notepad++をリモートディスクトップで使用したら、Netepad++が落ちて、編集していたファイルが落ちてしまった。せっかく編集したのに。。。やはり、少し怪しいのかも。。。
早速、環境設定から自動保存のオプションを入れた。これで大丈夫かな？

2009/06/07：追記
現在のNotepad++ v5.4.2ではこの現象は起こりません。v5の最初のころのバージョンはバグがあったような感じです。

ISEでSynplify9.2を使ったインプリメントの場合の制約

ISE9.2.03とSynplify Pro9.2で、ファイルを整理してプロジェクトを作り直していたら、Timing Analyzerに出てくるクロック周期がおかしい。
クロック周期のピリオド制約をコメントアウトして、もう一度Constraints Editor で制約しようとしたら、もうすでに15.151nsという制約が入っていて、Constraints Editor でもう一度7.5ns に書き換えようと思っても書き換えることができない。


これはなんだろうと思っていたら、そういえば、前もこんなことで悩んだことがあるような気になってきた。
確か、これはSynplify Proの制約ファイルが出力されてしまって、Translateで解釈されてしまうのが問題だったような。。。
というわけでISEのSynplify Proのプロパティを出してみると、Write Vender Constraint File にチェックが入っていた。


やはり、これだった。早速、Write Vender Constraint File にチェックを外して、プロジェクト名.ncf ファイルを削除した。


これで、インプリメントしたところ正常な制約が適用されているようだった。良かった。

自分のブログを検索すると、”お手軽にISEでSynplifyを使う上での注意点”で同じ過ちをしていた。
どうも、同じ過ちをしてしまう。。。

しかし、Write Vender Constraint File がデフォルトでチェックされているのいただけない。デフォルトではチェックなしにしてほしい。

ISE9.2SP3でSynplify Pro 8.5を使用するときの注意点

現在は論理合成ツールにSynplify Pro8.5を使用しているが、使っている際に注意する点があったので、ここに書いておく。ISEのバージョンは9.2SP3。
今回はお仕事のファイルにバージョン番号を追加しようとしていた。

library ieee;
use ieee.std_logic_1164.all;

package bit_file_YMDN_pack is
    constant BIT_FILE_YEAR2 : integer := 0;
    constant BIT_FILE_YEAR1 : integer := 7;
    constant BIT_FILE_MONTH2 : integer := 1;
    constant BIT_FILE_MONTH1 : integer := 1;
    constant BIT_FILE_DAY2 : integer := 0;
    constant BIT_FILE_DAY1 : integer := 5;
    constant BIT_FILE_VERSION : integer := 8;
end bit_file_YMDN_pack;

bit_file_YMDN_pack.vhdを作って、とりあえずは手で書き換えようということだった。
これを内部レジスタ領域にマップしようとして、VHDLファイルを書き換えたのだが、書き換えたらISEでエラーが出て論理合成ができない。Synplify Proでエラーが出ているようだった。


Synplify Proを立ち上げて、エラーの内容を見てみると、バージョン番号追加用パッケージのbit_file_year2が見つからないと言っているようだ。


dout(27 downto 24) <= CONV_STD_LOGIC_VECTOR(BIT_FILE_YEAR2,4);の部分。
Synplify ProのプロジェクトのVHDL項目をみると、パッケージを使うVHDLファイルよりも、パッケージを書いたファイルが下にあるのが問題のようだ。つまり参照するときに宣言文がない状態になっているようだった。
bit_file_YMDN_packをuseしている内部レジスタ用VHDLファイルを見ると、最初にアドレスマップ用パッケージが書いてあって、次に内部レジスタ用のVHDLファイルが書いてあった。
（一部省略）

library ieee;
use ieee.std_logic_1164.all;

package int_reg_pack is
    constant MLX_REGISTERS : std_logic_vector(7 downto 2) := "000000"; -- 0xEC000000
          .....
    constant GEN_BIT_FILE_YMDN : std_logic_vector(7 downto 2) := "010110"; -- 0xEC000058
end int_reg_pack;

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
library work;
use work.int_reg_pack.all;
use work.swcontroller_pkg.all;
use work.bit_file_YMDN_pack.all;

entity IntReg is
    port(
        clk, reset : in std_logic;
        IntRegA : in std_logic;
        RnW : in std_logic;

どうもおかしいので、int_reg_packを別ファイルにして、このファイルから削除してみた。
つまりこれだけにした。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
library work;
use work.int_reg_pack.all;
use work.swcontroller_pkg.all;
use work.bit_file_YMDN_pack.all;

entity IntReg is
    port(
        clk, reset : in std_logic;
        IntRegA : in std_logic;
        RnW : in std_logic;

修正して、int_reg_pack.vhdをISEでプロジェクトに追加したら、論理合成が成功するようになった。
問題はSynplify ProにあるのではなくISEのSynplify用プロジェクトの生成機能にあるのではないかと思う。
とにかく1つのファイルにパッケージとentityを一緒に書くと良いことはないようだ。今日は教訓が1つ増えた。