”Zynq のベアメタル・アプリケーションによるキャッシュの操作2（ACPポート） ”で ACP ポートのキャッシュ・コヒーレンシがうまく行ってないようだったが、今回、HDLabで開催する予定の Zynq + Vivado HLS セミナの例題を作っていて、同じ結果になってしまった。そこで、 ACP ポートを使用して、キャッシュ・コヒーレンシを取れる DMA を使用するために調査した。Vivado HLS と Vivado のバージョンは 2019.2 です。
今回は、平方数の和を出力する Vivado HLS で作成した AXI4-Stream の s_squares_axis IP を使用している。8 ビットの x 入力と 8 ビットの y 入力を 2 乗して加算する。 8 ビットの x 入力と y 入力に 1 個ずつ DMA2axis8 IP が接続されている。また s_squares_axis IP の出力は32 ビットの result を受けて axis2DMA する IP も接続されている。各 DMA は AXI4 Master で ACP ポートに接続されている。
ここで、Zynq Processing System7 は ACP ポートを活かしてあるが、Tie off AxUSERにはチェックを入れていない。
各 DMA する IP は Enable USER ports にチェックを入れて、width を 1 にしてある。
CACHE value は "1111"にしてある。
USER value は 0x00000001 にしてある。
これで、このアプリケーション・ソフトウェアを走らせた。
// sums_ex6.c 2019/09/14 by marsee
結果を示す。
最後の 3 個の結果が正しくない。
この結果は
”Zynq のベアメタル・アプリケーションによるキャッシュの操作2（ACPポート） ”と同じだ。
さて、ここからすべての DMA IP の Enable USER ports のチェックボックスのチェックを外した。
これでアプリケーション・ソフトウェアを走らせたところ、同じ結果だった。
Zynq Processing System7 は ACP ポートを活かして、Tie off AxUSERにもチェックを入れた。
すると、アプリケーション・ソフトウェアを走らせたところ、今度はすべての結果が正しい。
もしかして、DMA IP の AxUSER が Zynq Processing System7 まで回っていないのか？
Zynq Processing System7 は ACP ポートを活かしてあるが、Tie off AxUSERにはチェックを入れていない。しかも、各 DMA IP の Enable USER ports にチェックを入れた状態に戻して、各 AXI ポートを展開してみた。
DMA IP には AxUSER ポートがある。その対向している AXI Interconnect の AXI ポートには AxUSER がない。。。これか原因は AXI Interconnect まで AxUSER が回っていない？
ちなみに Zynq Processing System7 の AXI ポートには、 AxUSER ポートがあって、その対向の AXI Interconnect の AXI ポートにも AxUSER がある。。。
Vivado HLS で作った IP は AxUSER 無視されるか？設定があるのかな？
自分で HDL で書いて IP Packager でパッケージした IP はどうなんだろうか？
とりあえずは、Zynq Processing System7 の ACP ポートを使う場合は、Tie off AxUSERにチェックを入れて使った方が良さそうだ。 （2021/04/30：追記） ikwzm さんに Zynq Processing System7 ポートの AxUSER 信号は 5 ビット幅なので、Vivado HLS で作成した IP の AxUSER信号も 5 ビットにしてはどうか？という提案があったので、やってみた。
Vivado HLS で作成した IP の AWUSER と ARUSER 信号を 5 ビットに変更した。
ポートを見ると、Vivado HLS IP と接続された AXI Interconnect の AXI インターフェース・ボートにも AxUSER のポートが確認できた。
これでアプリケーション・ソフトウェアを走らせたところ、今までと同様に最後の 3 個が誤っている。
最後に同じ設定で Vivado HLS IP の AXI4 Master 用の AXI Interconnect を AXI SmartConnect に変更した。
SmartConnect の Vivado HLS IP と接続された AXI ポートを見ると AxUSER 信号が存在する。 Zynq Processing System7 との対向 AXI ポートにも AxUSER が存在する。
これでアプリケーション・ソフトウェアを走らせたところ、すべての結果が正しくなった。
AXI Interconnect は AxUSER を伝搬しないが、AXI SmartConnect だったら問題なく伝搬するのかな？
2021年04月29日 20:40 |
Zynq
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”
Zynq で PL から PS に割り込みを掛ける2 ”の続き。
”
FPGAプログラミング大全 Xilinx編 第2版 ”の”5-4 タイマー割り込みとAPIの利用”の second プロジェクトを改造して、プッシュボタンスイッチを押した時に割り込みを掛けて RGB LED のON/OFF 制御をしてみようということで、前回は、
second プロジェクトのブロックデザイン に押しボタンスイッチによって PL から PS への割り込みを追加して、動作を確認することができた。今回は、”
Zynq で PL から PS に割り込みを掛ける1 ”で、 IRQ_F2P 割り込みはレベル割り込みとエッジ割り込みの 2 種類から選べるはずだが、どちらになっているか？を確認してみよう。
まずは、”
Zynq-7000 SoC テクニカル リファレンス マニュアル UG585 (v1.10) 2015 年 2 月 23 日 ”の219ページの図 7-4のICD ICFR 2～ICD ICFR 5を引用する。
ピンクの枠で囲ったところが、 IRQ_F2P 割り込みに対応する部分だ。
ICD ICFR レジスタの該当する割り込みの番号に割り当てる割り込みの種類は
01: High-level active
ということだ。
また、
embeddedsw/XilinxProcessorIPLib/drivers/scugic/src/xscugic_hw.h にも Interrupt Configuration Register 0xC00-0xCFC の記述があるので、引用する。
embeddedsw/XilinxProcessorIPLib/drivers/scugic/src/xscugic.c には、
void XScuGic_SetPriorityTriggerType(XScuGic *InstancePtr, u32 Int_Id, u8 Priority, u8 Trigger)
と
void XScuGic_GetPriorityTriggerType(XScuGic *InstancePtr, u32 Int_Id, u8 *Priority, u8 *Trigger)
がある。これでプライオリティと割り込みのトリガーを指定することができる。
プライオリティと割り込みのトリガーを指定する方法は、武内先生の”
Xilinx の XAxiDma ドライバのサンプルを読む ”を参照のこと。
さて、それでは、XScuGic_GetPriorityTriggerType() を second_lef_off.c に追加して、プライオリティと割り込みのトリガーが何になっているか？を見てみよう。（second_led_off.c については”
Zynq で PL から PS に割り込みを掛ける2 ”を参照のこと）
追加したコードを示す。
XScuGic_GetPriorityTriggerType(&IntcInstance,XPS_FPGA0_INT_ID,
ビルドして Run するとプライオリティと割り込みのトリガーの種類が表示された。
XPS_FPGA0_INT_ID Priority = A0, Trigger = 1
よって、現在の割り込みのプライオリティは 0xA0 で、割り込みのトリガーの種類はハイ・レベルによる割り込みであるということが確認できた。
2021年02月19日 03:27 |
Zynq
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”
Zynq で PL から PS に割り込みを掛ける1 ”の続き。
”
FPGAプログラミング大全 Xilinx編 第2版 ”の”5-4 タイマー割り込みとAPIの利用”の second プロジェクトを改造して、プッシュボタンスイッチを押した時に割り込みを掛けて RGB LED のON/OFF 制御をしてみようということで、前回は、前振りとして、PL から PS への割り込み方法について調査した。今回は、
second プロジェクトのブロックデザイン に押しボタンスイッチによって PL から PS への割り込みを追加する。
まずは
second プロジェクトのブロックデザイン で processing_system7_0 をダブルクリックして設定画面を開く。
Page Navigator で Interrupt をクリックする。
Fabric Interrupt -> PL-PS Interrupt Ports を展開する。
IRG_F2P[15:0] にチェックを入れる。
processing_system7_0 に IRQ_F2P[0:0] が増えた。
BTN[1:0] を IRQ_F2P[0:0] に接続するのだが、”
Zynq で PL から PS に割り込みを掛ける1 ”に書いたとおりに、 Slice で BTN[1] と BTN{0] に分けてから Concat でまとめて IRQ_F2P[0:0] に入れる。まだ IRQ_F2P[0:0] のままになっている。（なお、このブロックデザインでは、 Slice を接続する Concat のポートが間違っている。Sletected_bit1 の Slice が Concat の In1 に接続されるはずだ）
論理合成、インプリメンテーション、ビットストリームの生成後のブロックデザインを示す。（この時は、Sletected_bit1 の Slice が Concat の In1 に接続されていて、バグが修正されている）
IRQ_F2P[1:0] に修正されていて、正常なビット長になっている。
Project Summary を示す。
ハードウェアをエクスポートして、 XSA ファイルを更新した。
Vitis で design_1_wrapper プラットフォームを右クリックし右クリックメニューから Update Hardware Specification を選択する。
Update Hardware Specification ダイアログが表示される。更新した XSA ファイルを指定して、プラットフォームをアップデートする。
プラットフォームを再度ビルドする。
second_lef_off アプリケーション・プロジェクトを新規作成した。
second_led_off_system -> second_led_off -> src を右クリックし右クリックメニューから New -> File を選択して、 second_led_off.c を新規作成した。
ソースコードは ”
FPGAプログラミング大全 Xilinx編 第2版 ”の”5-4 タイマー割り込みとAPIの利用”の second.c を改造して使用している。
これで、アプリケーション・ソフトウェアを Run すると、 second プロジェクトと同様に RGB LED が色を変えながら点灯する。
そして、BTN0 で RGB LED の点灯が停止して、 BTN1 で RGB LED の点灯が再開した。成功だ。
最後に、小林様のご厚意で、 second_lef_off.c の全文を掲載させていただく。
/* Copyright(C) 2020 Cobac.Net All Rights Reserved. */
2021年02月18日 03:35 |
Zynq
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”
FPGAプログラミング大全 Xilinx編 第2版 ”の”5-4 タイマー割り込みとAPIの利用”の second プロジェクトを改造して、プッシュボタンスイッチを押した時に割り込みを掛けて RGB LED のON/OFF 制御をしてみよう。
今回は、Zynq 割り込みコントローラを構造を確認して、 Xilinx のライブラリを使用した設定方法を見ていこう。
まずは、”
Zynq-7000 SoC テクニカル リファレンス マニュアル UG585 (v1.10) 2015 年 2 月 23 日 ”を参照する。
”
Zynq-7000 SoC テクニカル リファレンス マニュアル UG585 (v1.10) 2015 年 2 月 23 日 ”の”図 1-1 : Zynq-7000 SoC の概要”を引用する。
汎用割り込みコントローラー (GIC) があるのが分かる。
GIC のブロック図の”図 7-2 : 割り込みコントローラーのブロック図”を引用する。
ピンクの四角で囲ったのが、 PL からの割り込みを受け付ける SPI だ。
”表 7-4 : PS と PL の共有ペリフェラル割り込み (SPI)”を引用する。
PL[7:0］ までの割り込みが書かれている。
”表 7-4 : PS と PL の共有ペリフェラル割り込み (SPI) (続き)”を引用する。
PL[15:8] の割り込みが書かれている。
これは、IP では何処かと言うと、Zynq Processing System7 の設定画面の Interrupt をクリックし、 Fabric Interrupt の IRQ_F2P[15:0] に相当する。
複数の割り込みを実装する場合に、 Fabric Interrupt の IRQ_F2P[15:0] にチェックを入れても、当初は IRQ_F2P[0:0] となってしまい 1 ビット幅のままである。これを適切なビット長にするためには、 Concat IP を使用して、 IRQ_F2P[0:0] に接続すれば良いそうだ。
”
How to use more than one IRQ_F2P interrupt? ”を参照。
なお、Concat IP を接続しても、 IRQ_F2P[0:0] のままだが、論理合成を始めれば、ビット長が変更されるようだ。
ブロックデザインでは、BTN0, BTN1 を Zynq Processing System7 の IRQ_F2P[1:0] に接続する。
Vitis のソフトウェア・プロジェクトでは、 XScuGic_Connect() 関数を利用して、 BTN0 を押した時に RGB LED の点滅が中止するようにプログラムする。BTN1 を押すと RGB LED の点滅が再開する。
// BTN 1 , LED ON
XScuGic_Connect() 関数は、 xscugic.c にある。
最初の”XScuGic *InstancePtr”は、GIC のインスタンスへのポインタ、
２番目の”u32 Int_Id”は割り込み番号（後で説明する）
３番目の”Xil_InterruptHandler Handler”が割り込みのコールバック関数を登録する
４番目が割り込みのコールバック関数に渡すポインタ（ScuTimer の場合は、 XScuTimer 構造体へのポインタを渡していたが、LED ON / OFF の場合は必要ないため NULL ポインタを渡している）
２番目の”u32 Int_Id”の番号は、 xparameters_ps.h に定義されている。
この場合は、 IRQ_F2P[1] が XPS_FPGA1_INT_ID に、 IRQ_F2P[0] が XPS_FPGA0_INT_ID に対応している。
割り込みのコールバック関数を示す。
// LED_on 割り込み関数
void *CallBackRef は使用していない。
最後に、 BTN1, BTN0 はチャタリングはケアしていない。この場合は、チャタリングをケアしなくても大丈夫だ。
それは、BTN1 には LED を ON する機能だけを割り当てて、 BTN0 には LED を OFF する機能だけを割り当てているので、何度も割り込みが入ってもその機能が何度も呼ばれるだけという理由だ。
今のところうまく行っている。もし、チャタリングにより IRQ_F2P 自体が誤動作するようだったら対策を考えることにする。
2021年02月17日 03:43 |
Zynq
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”
”FPGAプログラミング大全 Xilinx編 第2版”の”5-4 タイマー割り込みとAPIの利用”をやってみる2 ”の続き。
”
FPGAプログラミング大全 Xilinx編 第2版 ”の”5-4 タイマー割り込みとAPIの利用”をやってみるということで、前回は、ラッパー Verilog HDL ファイルのトップファイルを生成し、制約ファイルを追加して、論理合成、インプリメンテーション、ビットストリームの生成を行う。そして、ハードウェアをエクスポートし、 XSA ファイルを生成した。今回は、Vitis 2020.2 を立ち上げて、プラットフォームとアプリケーション・プロジェクトを作成して、ZYBO Z7-10 で実機検証を行う。
Vivado の Tools メニューから Launch Vitis IDE を選択して、 Vitis 2020.2 を起動する。
Vitis IDE Launcher ダイアログが起動する。
Browse... ボタンをクリックして、 second ディレクトリの下に vitis_work ディレクトリを新規作成する。
Vitis IDE Launcher ダイアログに戻って、 Launch ボタンをクリックする。
Vitis IDE が起動した。
Create Application Project をクリックする。
New Application Project ダイアログが表示される。
Next > ボタンをクリックする。
Platform 画面が表示された。
Create a new platform from hardware (XSA) タブをクリックする。
Browse... ボタンをクリックして、 XSA File に second/design_1_wrapper.xsa を指定する。
Next > ボタンをクリックする。
Application Project Details 画面が表示された。
Application Project name に second を入力する。
Next > ボタンをクリックする。
Domain 画面が表示された。
デフォルトのまま、Next > ボタンをクリックする。
Templates 画面では、 Empty Application を選択する。
Finish ボタンをクリックする。
design_1_wrapper プラットフォームと second プロジェクトが生成された。
second.c をインポートする。
Vitis の Explorer の second_system -> second -> src を右クリックし右クリックメニューから Import Sources... を選択する。
サポートページ からダウンロードした XilinxFPGA_SE.zip を展開したディレクトリの Zybo_Z7-10/dai5sho/second/VITIS ディレクトリを指定する。
Import Sources ダイアログで second.c にチェックを入れてインポートする。
second.c の日本語コードは Shift JIS だったので、 UTF-8 に変更する。
second/vitis_work/second/src ディレクトリに行って、次のコマンドを実行した。
nkf -Lw -S --overwrite second.c これで、 second.c の日本語コードは UTF-8 に変更された。
second.c の一部を示す。
トンカチボタンをクリックして、ビルドを行う。
ビルドが成功して、 second.elf ファイルが生成された。
Assistant ウインドウの second_system -> second -> Debug を右クリックし、右クリックメニューから Run -> Launch on Hardware (Single Application Debug) を選択して起動する。
RGB LED が点灯して色が変わって行くのが確認できた。
gtkterm を確認した。
2021年02月16日 04:12 |
Zynq
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”
FPGAプログラミング大全 Xilinx編 第2版 ”の”5-4 タイマー割り込みとAPIの利用”をやってみるということで、前回は、Vivado 2020.2 の second プロジェクトを作成して、ブロックデザインを完成させた。今回は、ラッパー Verilog HDL ファイルのトップファイルを生成し、制約ファイルを追加して、論理合成、インプリメンテーション、ビットストリームの生成を行う。そして、ハードウェアをエクスポートし、 XSA ファイルを生成する。
まずはブロックデザインをセーブする。
Source タブをクリックし、 design_1 を右クリックし右クリックメニューから Create HDL Wrapper... を選択して、 HDL Wrapper file を作成する。
desgin_1_wrapper.v が生成された。
制約ファイルを生成する。
Source ウインドウ内で右クリックし右クリックメニューから Add Sources... を選択する。
Add Sources ダイアログが開く。
Add or create constraints のラジオボタンをクリックする。
Next > ボタンをクリックする。
Add or Create Constraints 画面で、 Create File ボタンをクリックする。
Create Constraints File ダイアログが開く。
File name に second を入力する。
OK ボタンをクリックする。
Add or Create Constraints 画面に second.xdc が入った。
Finish ボタンをクリックする。
空の second.xdc が表示された。
サポートページ からダウンロードした XilinxFPGA_SE.zip を展開してできた Zybo_Z7-10/dai5sho/second ディレクトリの下の second.xdc から使用する部分だけを引用した。
#RGB LED
セーブボタンでセーブした。
左の Flow Navigator 画面から Gererate Bitstream を選択して、論理合成、インプリメンテーション、ビットストリームの生成を行う。
すると、 Launch Runs ダイアログが表示される。
デフォルトのまま OK ボタンをクリックする。
論理合成、インプリメンテーション、ビットストリームの生成を行って終了すると、 Bitstream Generation Completed ダイアログが表示された。
Cancel ボタンをクリックする。
Feedback Request ダイアログが表示された。
Remind me Later をクリックした。
Project Summary を表示するために Project Summary ボタンをクリックする。
Project Summary が表示された。問題ないようだ。
ハードウェアをエクスポートする。
Vivado の File メニューから Export -> Export Hardware... を選択する。
Export Hardware Platform ダイアログが表示された。
Next > ボタンをクリックする。
Output 画面で Include bitstream のラジオボタンをクリックする。
Next > ボタンをクリックする。
Files 画面が表示された。
デフォルトのまま Next > ボタンをクリックする。
Exporting Hardware Platform の Summary が表示された。
Finish ボタンをクリックする。
Vivado 2020.2 の second プロジェクトのディレクトリの下に、 design_1_wrapper.xsa ファイルが生成された。
2021年02月15日 04:58 |
Zynq
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小林さんから”
FPGAプログラミング大全 Xilinx編 第2版 ”をいただいた。
大変ボリュームがある本で、
Xilinx のツールの使い方
について書かれている凄い本だと思った。本をいただいておいて言うのも何だけど 3,800 円は安い。
その中から私が意図的に使ってこなかった Zynq の割り込みをやってみようと思う。具体的には”5-4 タイマー割り込みとAPIの利用”をやってみようと思う。
割り込みを使ってこなかった理由は、別に割り込みを使わなくても、コードが書けるし、割り込み使うとレジスタの待避に時間がかかるし、複雑に割り込み使うと時間に間に合うか計算するのが大変だし、デバックが面倒だからだ。usleep() などを使って、プログラムすればポーリングでも消費電力を減らせる。割り込み使うようなところはハードウェアにしちゃえば良いし、プログラム負荷が少なくなってポーリングでの実装が楽になる。
使用する FPGA ボードは ZYBO Z7-10 にしようと思う。
サポートページ から XilinxFPGA_SE.zip をダウンロードして展開した。ダウンロードに時間がかかるようなので、余裕がある時にダウンロードすることをお勧めする。まだダウンロードが終了していないが Vivado のプロジェクトを作成していこう。
Ubuntu 18.04 LTS の Vivado 2020.2 で ZYBO Z7-10 用の second プロジェクトを作成する。
File メニューから Projcet -> New... を選択して新しいプロジェクトを作成する。
”
FPGAプログラミング大全 Xilinx編 第2版 ”の”5-4 タイマー割り込みとAPIの利用”に従ってプロジェクトを作成していく。
Project Name ダイアログを示す。
間のダイアログは飛ばして、 Default Part で Boards をクリックし、Vendor を deiglentinc.com にして、 Zybo Z7-10 を選択する。
New Project Summary を示す。 Finish ボタンをクリックする。
second プロジェクトが生成された。
Create Block Design をクリックして、新しいブロックデザインを生成する。
Create Block Design ダイアログが表示される。デフォルトのまま OK ボタンをクリックする。
ブロックデザインが生成されて、Diagram ウインドウが開く。
真ん中の + ボタンをクリックして、Add IP しよう。
Diagram ウインドウを Float した。
IP をリストするダイアログが開くので、 Zynq と入力すると Zynq Processing System が見つかるので、それをダブルクリックする。
Zynq Processing System が Add IP された。
Run Block Automation をクリックする。
Run Block Automation が表示される。これで ZYBO Z7-10 の設定値が入力される。
OK ボタンをクリックする。
DDR と FIXED_IO が外部に出力され、 M_AXI_GP0 ポートなどが追加されている。
Add IP ボタンをクリックして、 AXI_GPIO を追加する。
Search に GPIO と入れると AXI GPIO がリストされた。ダブルクリックして、 Add IP する。
axi_gpio_0 が追加された。
axi_gpio_0 をダブルクリックして設定画面を表示する。
GPIO の All Outputs にチェックを入れて、 GPIO Width を 3 に設定した。
GPIO 2 の All Inputs にチェックを入れて、 GPIO Width を 2 に設定した。
Run Connection Automation をクリックする。
なお、下図は GPIO と GPIO2 を展開してある。
Run Connection Automation ダイアログが表示された。
axi_gpio_0 の S_AXI にチェックを入れて自動配線する。
Processing System Reset と AXI Interconnect IP が追加されて、自動配線された。
axi_gpio_0 の gpio_io_o[2:0] と gpio2_io_i[1:0] を選択して、右クリックし右クリックメニューから Make External を選択する。
gpio_io_o[2:0] と gpio2_io_i[1:0] ポートができた。
gpio2_io_i[1:0] ポートの名前を BTN に変更する。
gpio_io_o[2:0] の名前を LED_RGB[2:0] に変更した。
Validate Design をクリックして、ブロックデザインが正しいかどうか？調べた。
Critical Messages ダイアログがでたが、DDR の設定値に関することなので、OK だ。
Address Editor 画面を示す。
Address Map 画面を示す。
これでブロックデザインは完成だ。
2021年02月13日 12:15 |
Zynq
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