Verilog2001版DDR SDRAMコントローラーのISEでのインプリメンテーション

Verilog2001版DDR SDRAMコントローラーをISEでインプリメンテーションしようと思ってやってみた。
プロジェクトを作ってファイルを入れてみたが、入れたのにデザインがないといってプロジェクトのツリーに入らないのがある。


上の図でwrdata_fifo.vなどがそうだ。なぜ入らないかか調べてみると// synthesys tarnslate_off, // synthesys tarnslate_onの組があるとだめなようだ。synthesys tarnslate_onが効いていない様だ。


XSTのマニュアルにも書いてあるし大丈夫なはずなのだが、これを削除するとなぜかプロジェクトのツリーに入る。
ISEでの削除の仕方はSourcesペインのSourcesタブでは削除できないのでLibrariesタブを選択してworkを展開する。右クリックしてRemoveを選択する。


Confirm Removeダイアログが開くので”Yes"をクリック。


これでプロジェクトから消えた。
// synthesis translate_off
`uselib lib = unisims_ver
// synthesis translate_on
を消してもう一度プロジェクトに入れるとSourcesペインのツリーに入る。


とりあえず`uselib lib = unisims_verは使わないようにしようと思う。ModelSimでのシミュレーションはvsimのオプションに-L unisims_verを追加しておけば大丈夫だろう。

ISE9.1i

今日のXilinxからのメールによるとISE9.1iが出たそうだ。売り物と体験版は出ているが、WebPACKはComing Soonだった。