SystemVerilogをそろそろ勉強したい

このところ家でも職場でもVHDLばかりで、そろそろVerilogが恋しくなってきました。（職場の下地を家で書いているのでしょうがない面はあるんですが。。。）
Verilog2001で書いてきましたが、そろそろ世の中はSystemVerilogですかね？そういうわけで本は買ってあるんですが、まだ読んでいないです。AlteraのQuartus2は対応しているみたい（一部書けないのもあるとか？）ですし、Xilinxはそのうち対応するという期待があります。今のうちに勉強しておいてシミュレーションだけでもSystemVerilog (SV)にできたらいいな？ということで勉強するつもりになりました。
SVと言えば、VeritakもSV対応のシミュレーターを開発していたはずということで、Webサイトを見てみました。
するとVeritak F.A.Q.の710によると”2010 4Q : Support Basic feature of SV.　2011 : OVM/VMM support w/o assertions/coverage.”だそうです。さらに712を見るとSystemVerilog Tutorialがありました。SVの実装面からの新機能が事例付きで解説してあって、読んでいると勉強になります。暇なときに心がけて勉強したいと思います。