FPGAの部屋 2012年09月

ZedBoardにビットマップ・ディスプレイ・コントローラを追加する６（完成とは言えない）

”ZedBoardにビットマップ・ディスプレイ・コントローラを追加する５（ChiｐScopeデバック）”の続き。

あれからいろいろデバックをしてきたが、原因がよく分からなかった。最初のAXI4バスのRead address channelのやり取りは完了している様な波形だったので、スタートのAXI4バス、Read address channelのRead要求をみるために、85秒間のWaitを回路に挿入してみた。そうしたところ、ビットマップ・ディスプレイ・コントローラが動作し始めた。多分、DDR3 SDRAMコントローラをARMが設定する期間（トレーニングシーケンスが終了するまでかも？）はAXI_HP0に要求出してはダメなのかも知れない？init_done の様な信号があるかな？と思って探してみたのだが、見つからない。ARESETNがディアサートされてから、すぐ始めてはダメなのだと思う。どの位Waitすれば良いかは分からない？とりあえず、85秒Waitすれば動作することはわかった。

・SDKのデバックモードではCソフトウェアの最初の行で停止している。

・その時の画面の様子を下に示す。ランダムなデータの画面だ。

・VGAの画面を全てクリアする予定のルーチンを実行した。

・Atlysボードではうまく動いたと思ったのだが、ZedBoardのARMでは、途中だけクリアされていた。

・VGA画面いっぱいにキャラクタを描画するルーチンを実行した。

・画面いっぱいに字は書かれているようなのだが、おかしいのがわかる。

・もう一度、画面にキャラクタを描画すると、状況が変わった。ただし、画面は揺らいでいないので、ビットマップ・ディスプレイ・コントローラがDDR3 SDRAMのフレームバッファからReadしたデータは一定していると思われる。

・ChiｐScopeの画面を示す。最初に、画像フレームが始まった時の64ビット幅のデータをDDR3 SDRAMから128バーストで読んでくる時のものだ。S_AXI_HP0はAXI3で16バーストしかバーストしないが、どうやらAXIインターコネクトで、その辺を吸収してくれているようだ。

・前のWaveウインドウの前の部分を拡大するとこうなる。要求してからデータが来るまでに約20クロック、200nsec かかっていた。

・通常の動作では、ピクセルデータでReadしたデータを出力して、ピクセルを貯めておくFIFOが半分になると、容量の半分だけDDR3 SDRAMからReadする。その状況を下に示す。

・XカーソルとOカーソルの差分が63なので、64クロック期間データを読んできている。

・Readバースト間のクロック数は513クロックなので、64 / 513 x 100 = 12.5% バス帯域の占有率は12.5% だった。（VGA (640x480ピクセル）解像度です。1ピクセル = 32bit (4Bytes)）

次に、キャラクタがおかしい原因を追求しようと思ったが、先に確実に動作するようにしようか？と思う。（実はやってみたい、良いと思われる案があるのだ）

2012年09月30日 17:58 |
ZedBoard
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Zynq-7000のHigh Performance AXI 32b/64b Slave PortsはAXI3バスだった

ZedBoardでビットマップ・ディスプレイ・コントローラを作っているが、このためには、ARMプロセッサ側につながれているDDR3 SDRAMをHigh Performance AXI 32b/64b Slave Portst越しにProgram Logic (PL) 部から使う必要がある。

このHigh Performance AXI 32b/64b Slave Portstは、実はAXI3バスでした。てっきりハイパフォーマンスと歌われているので、AXI4バスだとばかり思っていたのだが。。。

AXI3バスはAWLEN, ARLENが4ビットで最大16バーストだ。ビットマップ・ディスプレイ・コントローラでは、最大128バーストしているので、ビットマップ・ディスプレイ・コントローラIPの書き直しが必要かと思ったが、AXIインターコネクトでよしなに処理してくれるようで、AXI4マスタ側では気にしなくても大丈夫のようだ。実際に動作していると思う。（弱気なのは動作が少しおかしいからだ）

LogiCORE IP Processing System 7 (v4.00.a)の34ページから49ページに記載されいてる。（S_AXI_HP0, S_AXI_HP1, S_AXI_HP2, S_AXI_HP3)

2012年09月30日 08:38 |
Zynq
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ZedBoardにビットマップ・ディスプレイ・コントローラを追加する５（ChipScopeデバック）

”ZedBoardにビットマップ・ディスプレイ・コントローラを追加する４（SDK）”の続き。

前回、ディスプレイに映像信号が出ていないようなので、ChiｐScopeを入れて検証してみることにした。

・PlanAheadでChiｐScopeを掛けた。そしてインプリメントを行い、ChiｐScopeを起動した。（”PlanAhead14.1でChipScope Proを試してみた１（ChipScope の設定）”と”PlanAhead14.1でChipScope Proを試してみた２（ChipScope Analyzer）”を参考にした）

・ChipScope PROのコアを挿入して、PlanAheadでインプリメント完了したところからブログを始める。

・Atlysボードの電源をONする。

・File メニューからExport -> Export Hardware for SDK... を選択した。

・Export Hardware ダイアログが開く。Launch SDKにチェックを入れて、OKボタンをクリックした。

・SDKが立ち上がり、Updata .bit and .bmm filesダイアログが出た。アップデートを反映するので、Yesボタンをクリックした。

・SDKのProjectメニューからClean...を選択して、すべての生成ファイルをCleanした。リコンパイルが始まって終了した。

・SDKのXilinx Toolsメニューから Program FPGA を選択した。

・Program FPGA ダイアログが出た。Program ボタンをクリックした。ビットファイルがダウンロードされ、PLファブリックがプログラムされる。

・PlanAheadの左のProgram and Debug からChipScope Analyzer をクリックする。

・ChipScope Analyzerが立ちあがった。左上のOpen Cable/Search JTAG Chain アイコンをクリックする。

・Zynqが見つかった。ZynqはARMプロセッサとFPGAの2つから出来ているのよく分かる。

・ダイアログのOKボタンをクリックした。ChipScope Pro Analyazer の状態を下に示す。まだ、信号はDataPortと表示されているだけで、正しい信号名を表示していない。

・ZedBoard_BitMap_DispCont_142\ZedBoard_BitMap_DispCont_142.runs\impl_1 のdebug_nets.cdc を指定した。debug_nets.cdc にどのDataPortがどの信号に対応するかが書いてある。

・これでChiｐScope Analyzer のWaveウインドウに信号名が入った。

・SDKの drawn_disp プロジェクトの右クリックメニューから Debug As -> Debug Configurations... を選択した。

・Debug Configurations ダイアログが開く。Debugボタンをクリックした。

・ここではデバックモードに移行するのに失敗してしまった。

・もう一度、SDKのXilinx Toolsメニューから Program FPGA を選択し、ビットストリームをZynqにダウンロードしてから、SDKをデバックモードにするとSDKがデバックモードになった。

・デバックモードにした時点で、PL部へのクロックが設定されてChiｐScopeが表示できるようになった。

う～ん。やはり何も動作していないようだ。

なお、”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する４（ChiｐScopeデバック１）”でmicroUSBケーブルでZedBoardのPROGポートに接続しただけでは、ChipScopeとSDKのデバックモードの両方は使用することができなかった。K林さんにヒントを頂いて、解消することが出来た。それは、”14.2 SDK - Simultaneous SDK and ChipScope debug causes system to crash”にリンクが示されている51534.zip をダウンロードする。それを解凍するとxmd.exeが出てくるので、それをWindows 32ビット版を使っている人は、Xilinx\14.2\ISE_DS\EDK\bin\nt\unwrapped に入れる。Windows 64ビット版を使っている人は、Xilinx\14.2\ISE_DS\EDK\bin\nt64\unwrapped にも入れる。そうすると、パソコンからmicroUSBケーブルでZedBoardのPROGポートに接続しただけで、ChipScopeとSDKのデバックモードの両方を使用することが出来た。現在それでデバックしている。

2012年09月29日 05:07 |
ZedBoard
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ZedBoardにビットマップ・ディスプレイ・コントローラを追加する４（SDK）

”ZedBoardにビットマップ・ディスプレイ・コントローラを追加する３（インプリメント１）”の続き。

ビットマップ・ディスプレイ・コントローラをインプリメントすることが出来。今回はSDKでソフトウェアを作って、以前同様にキャラクタROMからキャラクタデータを読み込んで、ビットマップ・ディスプレイ・コントローラに表示してみることにした。
SDKがデバックモードに入らなくなってしまって１日潰してしまった。今も原因は良くわからない？SDKは不安定がことが多いので、日頃から何回かやり直しているが、ここまでダメだったのは初めてだ。もしSDKの動作がおかしい時には、一旦SDKを終了して、xmdやjavaw? などのプロセスが残っていないことを確認してから、再度SDKを立ちあげて、Program FPGAを実行してからデバックしている。

・PlanAheadのFile メニューからExport -> Export Hardware for SDK... を選択した。

・Export Hardware ダイアログが開く。Launch SDKにチェックを入れて、OKボタンをクリックした。

・Hardware 構成をExport してSDKが立ち上がった

・FileメニューからNew -> Xilinx C Projectを選択した。

・New Projectダイアログが開いた。Empty Application を選択して、Project Name をdrawn_disp とした。

・次のダイアログで、Board Support Package をdrawn_disp_bsp_0 としてFinish ボタンをクリックした。

・各プロジェクトが作成された。

・drawn_disp プロジェクトのsrc フォルダの右クリックメニューから New -> Source File を選択した。

・ファイル名をdrawn_disp.c に指定した。

・Xilinx Toolsメニューから Program FPGA を選択した。

・Program FPGA ダイアログが出た。Program ボタンをクリックした。ビットファイルがダウンロードされ、PLファブリックがプログラムされる。（これもFailした時があったので、その時はiMPACTからPLをコンフィグした）

・SDKの draw_disp プロジェクトの右クリックメニューから Debug As -> Debug Configurations... を選択した。

・Debug Configurations ダイアログが開く。Xilinx C/C++ ELF を右クリックして、右クリックメニューからNew を選択した。

・Applyボタンをクックしてから、Debug ボタンをクリックした。

・そうするとReset Statusダイアログが出てきた。今までどおりデフォルト値でやっているのだが、OKボタンをクリックした。

・Error Launch Program ダイアログが出てきた。エラーになってしまった。

ず～と、昨日はこの様な調子で全くデバックができなかった。更に、キャラクタ・ディスプレイ・コントローラをやってみても同様になってしまっていた。しばらくいろいろやって見たが、どうにもこうにも埒が明かない。それで、”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた６（実機でテスト）”の１０４．～１０６．でRun Configuration を作っている。これを作ってみたらどうか？ということで作ってみたら、デバックモードでデバックがうまくいくようになった。

これでデバックモードを起動してみたが、ビデオ信号がディスプレイに行っていないようだ。キャラクタ・ディスプレイ・コントローラの時は、デバックモードを起動したらディスプレイにビデオ信号が入った。多分、High Performance AXI 32b/64b Slave Ports のところがうまくいっていないのか？ChiｐScopeをかけて調べてみることにした。

2012年09月27日 05:36 |
ZedBoard
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ZedBoardにビットマップ・ディスプレイ・コントローラを追加する３（インプリメント１）

”ZedBoardにビットマップ・ディスプレイ・コントローラを追加する２（XPSの設定２）”の続き。

前回でXPSプロジェクトの設定が終了したので、今回はインプリメントを行う。

・PlanAheadでトップファイルを作成する。Sources ウインドウでsystem.xmp を選択し、右クリックメニューからCreate Top HDL をクリックした。

・system_stub.v が生成され、トップファイルとなった。

・制約ファイルを生成した。

・制約ファイル system_stub.ucf に、キャラクタ・ディスプレイ・コントローラの時と同じ制約をコピーした。

・論理合成を行ったところ、成功した。

・インプリメントを行ったところでcritical warning が出た。RAMB16BWER を使っているというワーニングだった。bitmap_afifo.ngc を生成した時はAtlysボード用だったので、Zynqでは対応していないプリミティブを使ってしまったようだった。キャラクタ・ディスプレイ・コントローラの時もAtlysボード用のNGCファイルだったのだが、そっちは問題なかった。

・PlanAhead でもエラーが出てしまった。これはFIFOのIPコアを再生成する必要がある。

・ビットマップ・ディスプレイ・コントローラ IPの単独の検証環境をProject Navigator で作ってあるので、Atlysボード用のプロジェクトをZedBoardのフォルダにコピーしてFPGAデバイスをZynqに変更した。

・bitmap_afifo をRemove して、新たにもう一度、CoreGen でbitmap_afifo を作った。設定は以前と同じにした。

・PlanAheadのXPSプロジェクトを起動して、ProjectメニューからRescan User Repositories を選択した。

・ProjectメニューからClean All Generated Files を選択した。

・XPSを閉じて、PlanAheadで論理合成、インプリメントを行った。更にビットストリームも生成できた。

2012年09月25日 05:57 |
ZedBoard
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ZedBoardにビットマップ・ディスプレイ・コントローラを追加する２（XPSの設定２）

”ZedBoardにビットマップ・ディスプレイ・コントローラを追加する１（XPSの設定１）”の続き。

引き続きXPSの設定を行う。

・最初にNameなどのバーを右クリックして、右クリックメニューからNet を選択した。

・これでNetが表示された。

・Portsタブで、bitmap_disp_cntrler_axi_master_0 の外部ポートを接続した。

・次にpixclk に25MHzを入力する必要がある（今回のビットマップ・ディスプレイ・コントローラはVGA解像度）。processing_system7_0 を開いて、FCLK_CLK1のNetでNew Connection を選択した。

・FCLK_CLK1 に新しいネット名 processing_system7_0_FCLK_CLK1 が割り当てられた。

・bitmap_disp_contler_axi_master_0 の pixclk をprocessing_system7_0_FCLK_CLK1 に接続した。Netの下向き山印で選択する。

・ZynqタブのClock Generation をクリックした。

・Clock WizardでFCLK_CLK1を25MHzに設定した。

・設定後にLog が出た。いろいろなクロックの情報が見えた。

・Portsタブに戻って、Processing_system7_0 のIRQ_F2P がNo Connection なのでaxi_timer_0のInterrupt に接続する。 L to H: No Connection をクリックする。

・Interrupt Connection Dialog で、 axi_timer_0のInterruptを矢印で Connected Interrrpt(s) ペインに移動した。OKボタンをクリックした。

・Processing_system7_0 のIRQ_F2P がL to H: axi_timer_0_Interrupt に接続された。

・ProjectメニューからDesign Rule Check を選択した。

エラーが出てしまった。HP0に関するエラーのようだ。

・エラーが解消できた。ZynqタブのHigh Performance AXI 32b/64b Slave Ports をクリックした。

・XPS Core Configダイアログが開く。HP0 Base Address とHP0 High Addess のAuto を外して、HP0 Base Address に0x10000000 を入れてOKボタンをクリックしてから、もう一度、XPS Core Configダイアログを立ちあげて、0x00000000 に戻した。

・もう一度、ProjectメニューからDesign Rule Check を選択した。

エラーは無くなった。

・XPSを閉じて、PlanAheadに戻った。

2012年09月24日 05:21 |
ZedBoard
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ZedBoardにビットマップ・ディスプレイ・コントローラを追加する１（XPSの設定１）

前回でZedBoardにキャラクタ・ディスプレイ・コントローラを移植できた。AXI4バスのIPにしておいたので、簡単に移植できた（バグがなければ）。今度は、ビットマップ・ディスプレイ・コントローラとキャラクタROMのIPをZedBoardのプロジェクトに追加しようと思っている。ついでにaxi_timer も追加したい。

ZedBoard用のPlanAheadプロジェクトを生成し、EDK(XPS)プロジェクトを追加して、ZedBoardのPS設定のXMLファイルをロードした。この辺のやり方は、”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた１（XPSプロジェクトの生成）”を参照した。ただし、今回もWebPACKを使用していない。

今回はHigh Performance AXI 32b/64b Slave Ports にビットマップ・ディスプレイ・コントローラを接続して、DDR3 SDRAMを使う予定なので、どのくらいのレイテンシがあるか、とっても楽しみだ。キャラクタROM IPは、32b AXI Master Ports に接続する。

・H:\HDL\FndtnISEWork\Spartan6\Atlys\test\Atlys_XPS_CamDisp_PA_142\Atlys_XPS_CamDisp_PA_142.srcs\sources_1\edk\system\pcores からbitmap_disp_cntrler_axi_master_v1_00_a とchar_rom_axi_lite_v1_00_a をK:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\ZedBoard_BitMap_DispCont_142\ZedBoard_BitMap_DispCont_142.srcs\sources_1\edk\system\pcores にコピーした。

・bitmap_disp_cntrler_axi_master_v1_00_a を、HDMI端子出力用からVGA端子出力用に書き換えた。dvi_disp.vhd やDigilent社のライブラリを削除して、その他のHDLファイルを書き換えた。

・bitmap_disp_cntrler_axi_master_v1_00_a の.mpd, .pao ファイルを書き換えた。

・char_rom_axi_lite_v1_00_a は修正点は無い。

・IP Catalog にUSERが増えて、その中にbitmap_disp_cntrler_axi_master とCharROM AXI Lite Slave が追加された。最初にbitmap_disp_cntrler_axi_master を右クリックメニューからAdd IPを行う。

・確認のダイアログが出る。Yesボタンをクリックした。

・XPS Core Config ダイアログが出る。System タブでC_M_AXI_DATA_WIDTH を64にした。（ビットマップ・ディスプレイ・コントローラのAXI4バスの幅は64ビット長）また、C_M_AXI_SUPPORTS_WRITE のチェックを外した。ビットマップ・ディスプレイ・コントローラはピクセルデータをDDR3 SDRAMからReadするだけで、Writeはしない）

・XPS Core Config ダイアログのOKボタンをクリックした。

・IPコアをどのプロセッサに接続するかを決めるダイアログが出る。processing_system7_0 が選ばれている。

・S_AXI_HP0 でプロセッサと接続された。

・Zynqタブで見ると、確かにHigh Performance AXI 32b/64b Slave Ports の1つのポートを使用している。

・次に、CharROM AXI Lite Slave の右クリックメニューからAdd IPを行う。

・確認のダイアログが出る。Yesボタンをクリックした。

・XPS Core Config ダイアログが出る。そのままOKボタンをクリックした。

・IPコアをどのプロセッサに接続するかを決めるダイアログが出る。processing_system7_0 が選ばれている。

・キャラクタROM IP は、M_AXI_GP0 で接続された。

・Zynqタブでも、32b AXI Master Ports にキャラクタROM IPが接続されていた。

・IP Catalog のDMA and Timer を開いて、AXI Timer/Counter をAdd IPした。

・確認のダイアログが出る。Yesボタンをクリックした。

・XPS Core Config ダイアログが出る。そのままOKボタンをクリックした。

・IPコアをどのプロセッサに接続するかを決めるダイアログが出る。processing_system7_0 が選ばれている。

・axi_timer が、M_AXI_GP0 に接続された。

今回は64ビット幅のデータバスだったから、素直にHigh Performance AXI 32b/64b Slave Ports に接続されたと思う。だが、High Performance AXI 32b/64b Slave Ports に接続したいAXI4 Master IPはどうやって指定するのだろう？32ビットデータバス幅のAXI4 Master IPは32b GP AXI Slave Ports に接続されないのだろうか？

”ZedBoardにビットマップ・ディスプレイ・コントローラを追加する２（XPSの設定２）”に続く。

2012年09月23日 05:55 |
ZedBoard
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ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する５（完成）

”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する４（ChiｐScopeデバック１）”の続き。

前回、ディスプレイにキャラクタの表示が出ないというバグで悩んでいたが、バグが解消してキャラクタがディスプレイに表示できるようになった。

バグは何だったかというと、CharDispCtrler.v のところでVGA信号の出力ポートにつないでいるVerilogコードがあった。それを下に示す。

assign VGA_RED = {red_node,0};
assign VGA_GREEN = {green_node,0};
assign VGA_BLUE = {blue_node,0};

red_node, green_node, blue_node は3ビット長の信号で、それを4ビット長のVGA_RED, VGA_GREEN, VGA_BLUE に接続するために下に1ビットの0を付けるはずだったのが、0と書いてしまったので、32ビット幅に拡張されてしまったようだ。それで、VGA_RED, VGA_GREEN, VGA_BLUE はいつでも0になってしまった。これを下のように書きなおした。

assign VGA_RED = {red_node,1'b0};
assign VGA_GREEN = {green_node,1'b0};
assign VGA_BLUE = {blue_node,1'b0};

これで、論理合成、インプリメントを行い、ハードウェアをSDKにエクスポートしてやってみるとディスプレイに文字が表示された。

表示したプログラムを下に示す。

#include "xparameters.h"

int main()
{
    int *cdc_addr = (int *)XPAR_CDC_AXI_SLAVE_0_S_AXI_RNG00_BASEADDR;
    int i, charval;

    for (i=0, charval=0xffc1; i<7500; i++){
        *(volatile unsigned int *)(cdc_addr++) = charval++;
    }

    return 0;
}

注：キャラクタのデータ (chaval) のフォーマットは、15ビット目～13ビット目の3ビットがRedの明るさ、12ビット目から10ビット目の3ビットがGreenの明るさ、9ビット目から7ビット目の3ビットがBlueの明るさ、6ビット目から0ビット目の7ビットがアスキー・コードです。
charval = 0x41; にして、'A'を表示しようとしても、RGBの値が0なので表示しません。RGBの明るさも設定して下さい。

同時にChiｐScopeもS_AXI_AWVALID でトリガをかけてあった。ChipScope Analyzer Pro のWaveform ウインドウを下に示す。

さすが、667MHzのARM9でバスアクセスを出しているだけあって、Writeアクセスが密に並んでいる。今度は前の部分を拡大してみた。

AXI4バスのWriteアクセスの間隔は12クロックだった。クロックは100MHzなので、1クロックは10nsec、12クロックで120nsec 間隔でWriteしている。

もし需要があれば、GitHub辺りにプロジェクトを置いておこうかと思いますが、需要はありますか？

（追加）
GitHubは設定が難しかったので、YahooボックスでISE14.2 ZedBoard用のキャラクタ・ディスプレイ・コントローラIPを公開します。その他の設定はブログの通りに設定してください。なお、保証はありません。自己責任でお使いください。
ダウンロードして動かした方は動作したかどうか？などの感想をコメントで教えて下さい。

（2012/10/01：追記）
コメントされた方はダウンロードされたと思うので、YahooボックスのISE14.2 ZedBoard用のキャラクタ・ディスプレイ・コントローラIPのリンクを削除しました。コメントが無いのが寂しいです。

（2012/10/14：追記）
キャラクタ・ディスプレイ・コントローラIPの情報は全て公開してあると思いますが、IPとしてフォルダごと欲しいという方は使用したい理由を書いて、ご連絡ください。（理由は興味があるからとかでもOKです）

2012年09月22日 05:09 |
ZedBoard
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ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する４（ChipScopeデバック１）

”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する３（SDK）”の続き。

前回、VGA画面に文字は表示されなかったので、ChiｐScopeでデバックを行うことにした。

・PlanAheadでChiｐScopeを掛けた。そしてインプリメントを行い、ChiｐScopeを起動した。（”PlanAhead14.1でChipScope Proを試してみた１（ChipScope の設定）”と”PlanAhead14.1でChipScope Proを試してみた２（ChipScope Analyzer）”を参考にした）

この状態では、T! アイコンのTriger Immediate をクリックしてもWaveウインドウに波形が出てこない。クロックが止まっているということになる。”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する１（XPSプロジェクト）”でも設定したように、AXI4バスのクロックに processing_system7_0::FCLK_CLK0 、キャラクタ・ディスプレイ・コントローラのピクセルクロックに processing_system7_0::FCLK_CLK1 を使用している。これは、ARMプロセッサの初期化ルーチンを起動するまでクロックが来ないようだ。SDKでデバックモードでデバックを始めるとクロックが来て、Triger Immediate でトリガするようになった。
これは、ハードウェア単体で実装されるべき機能では注意する必要があると思う。その様な回路はZedBoardのPL部に接続してある100MHzのクロック・ジェネレータを使用するのが妥当であると考える。

・ChiｐScopeで、S_AXI_AWVALID でトリガをかけた。

・SDKを立ちあげて、デバックモードにした。

・XMDで、キャラクタ・ディスプレイ・コントローラへのWriteアクセスを行ったところ、XMDが強制終了されてしまった。エラーも出ている。下にエラーを示す。

04:02:24 INFO : ps7 initialization is done.
04:03:17 INFO : FPGA Cable Disconnected. All active launches will be terminated.
04:03:17 WARN : Terminating existing sessions on processor ps7_cortexa9_0
04:03:17 ERROR : Unexpected Interrupt before obtaining results for {"command": "targets 64"}, java.lang.InterruptedException.

・Xilinxのアンサーを検索してみたところ、”14.2 - SDK - SDK および ChipScope デバッグを同時に実行するとシステムが停止する”というアンサーが見つかった。
それによると、Digilent 社のケーブルでは、SDKとChiｐScopeデバックを同時にできないそうだ。アンサーの結果と今回の結果は異なるが、不具合が発生するということでは同じだ。。

・ChiｐScopeでJTAG Chain -> Get Cable Infomation を実行した。その結果を下に示す。

COMMAND: get_cable_information
INFO:
    Name:         Digilent Zed
    Port:         0
    Frequency:     10000000 Hz
    Target UID:     00E00153

    Vendor:         Digilent, Inc.
    Target Name:     digilent_plugin
    Plugin Name:     libCseDigilent
    Plugin Version:     2.2.10
    Driver Version:
    Firmware Version:     0103

やはり、Digilent社のケーブルだった。
アンサーによると、Xilinxの純正ケーブルを使用すると問題ないとのことだ。

（追加）
XUP USB-JTAG Programming Cableがあったので、ZedBoardのPROGポートにUSBケーブルを付ける代わりに、XUP USB-JTAG Programming Cableを使ったら、SDK、ChiｐScopeともに使用することが出来た。

”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する５（完成）”に続く。

2012年09月21日 05:20 |
ZedBoard
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ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する３（SDK）

”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する２（インプリメント）”の続き。

PlanAheadでのインプリメントを終了したので、ハードウェアをエクスポートして、SDKを立ち上げる。

４０．File メニューからExport -> Export Hardware for SDK... を選択した。

４１．Export Hardware ダイアログが開く。Launch SDKにチェックを入れて、OKボタンをクリックした。

４２．Hardware 構成をExport してSDKが立ち上がった。

４３．FileメニューからNew -> Xilinx C Projectを選択した。

４４．New Projectダイアログが開いた。Empty Application を選択して、Project Name をcdc_testとした。

４５．次のダイアログで、Board Support Package をcdc_test_bsp_0 としてFinish ボタンをクリックした。

４６．各プロジェクトが作成された。

４７．cdc_testプロジェクトのsrc フォルダの右クリックメニューから New -> Source File を選択した。

４８．ファイル名を、cdc_test.c に指定した。

HDLが間違っていたのがわかったので、修正後、ハードウェアをエクスポートして、もう一度SDKを立ちあげた。

４９．キャラクタ・ディスプレイ・コントローラに'A'からキャラクタを書くCコードを書いた。

５０． Xilinx Toolsメニューから Program FPGA を選択した。

５１． Program FPGA ダイアログが出た。Program ボタンをクリックした。ビットファイルがダウンロードされ、PLファブリックがプログラムされる。

５２．SDKの cdc_test プロジェクトの右クリックメニューから Debug As -> Debug Configurations... を選択した。

５３．Debug Configurations ダイアログが開く。Xilinx C/C++ ELF を右クリックして、右クリックメニューからNew を選択した。

５４．Applyボタンをクックしてから、Debug ボタンをクリックした。

５５．Confirm Perspective Switch ダイアログが開く。Yesボタンをクリックした。（もしこの画面で出てくなくてエラーになる場合は、”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた６（実機でテスト）”の１０４．～１０６．でRun Configuration を作っている。これを作ってみたら、デバックモードでデバックがうまくいくようになるかもしれない？）

５６．Debug画面になった。

return 0; まで実行したが、VGA画面に文字は表示されなかった。VGA画面は真っ暗なままだった。信号が入っていないという画面にはなっていないので、同期信号はきちんと入っているようだ。
なぜ？ということでChipScope を入れてデバックすることにした。

”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する４（ChiｐScopeデバック１）”に続く。

2012年09月19日 05:42 |
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ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する２（インプリメント）

”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する１（XPSプロジェクト）”の続き。

前回は、キャラクタ・ディスプレイ・コントローラを追加したXPSプロジェクトを作製した。今回はインプリメントを行った。

２０．PlanAheadでトップファイルを作成する。Sources ウインドウでsystem.xmp を選択し、右クリックメニューからCreate Top HDL をクリックした。

２１．system_stub.v が生成され、トップファイルとなった。

２２．制約ファイルを生成した。

３３．Synthesis を行ったが、エラーが出てしまった。前のcdc_axi_slave.vhd だとAWIDの値を1と指定してしまっていた。1以上になるようなので、C_S_AXI_ID_WIDTHを使用して書きなおした。下に示す。

-----------------------------------------------------------------------------
--
-- AXI Slave
--
-----------------------------------------------------------------------------
-- 2012/02/25 : S_AXI_AWBURST＝1 (INCR) にのみ対応、AWSIZE, ARSIZE = 000 (1byte), 001 (2bytes), 010 (4bytes) のみ対応。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

--library unisim;
--use unisim.vcomponents.all;

entity cdc_axi_slave is
  generic (
    C_S_AXI_ID_WIDTH     : integer := 1;
    C_S_AXI_ADDR_WIDTH   : integer := 32;
    C_S_AXI_DATA_WIDTH   : integer := 32;
    C_S_AXI_AWUSER_WIDTH : integer := 1;
    C_S_AXI_ARUSER_WIDTH : integer := 1;
    C_S_AXI_WUSER_WIDTH  : integer := 1;
    C_S_AXI_RUSER_WIDTH  : integer := 1;
    C_S_AXI_BUSER_WIDTH  : integer := 1
    );
  port(
    -- System Signals
    ACLK    : in std_logic;
    ARESETN : in std_logic;

    -- Slave Interface Write Address Ports
    S_AXI_AWID     : in  std_logic_vector(C_S_AXI_ID_WIDTH-1 downto 0);
    S_AXI_AWADDR   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
    S_AXI_AWLEN    : in  std_logic_vector(8-1 downto 0);
    S_AXI_AWSIZE   : in  std_logic_vector(3-1 downto 0);
    S_AXI_AWBURST  : in  std_logic_vector(2-1 downto 0);
    S_AXI_AWLOCK   : in  std_logic_vector(2-1 downto 0);
    S_AXI_AWCACHE  : in  std_logic_vector(4-1 downto 0);
    S_AXI_AWPROT   : in  std_logic_vector(3-1 downto 0);
    S_AXI_AWREGION : in  std_logic_vector(4-1 downto 0);
    S_AXI_AWQOS    : in  std_logic_vector(4-1 downto 0);
    S_AXI_AWUSER   : in  std_logic_vector(C_S_AXI_AWUSER_WIDTH-1 downto 0);
    S_AXI_AWVALID  : in  std_logic;
    S_AXI_AWREADY  : out std_logic;

    -- Slave Interface Write Data Ports
    S_AXI_WID    : in  std_logic_vector(C_S_AXI_ID_WIDTH-1 downto 0);
    S_AXI_WDATA  : in  std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
    S_AXI_WSTRB  : in  std_logic_vector(C_S_AXI_DATA_WIDTH/8-1 downto 0);
    S_AXI_WLAST  : in  std_logic;
    S_AXI_WUSER  : in  std_logic_vector(C_S_AXI_WUSER_WIDTH-1 downto 0);
    S_AXI_WVALID : in  std_logic;
    S_AXI_WREADY : out std_logic;

    -- Slave Interface Write Response Ports
    S_AXI_BID    : out std_logic_vector(C_S_AXI_ID_WIDTH-1 downto 0);
    S_AXI_BRESP  : out std_logic_vector(2-1 downto 0);
    S_AXI_BUSER  : out std_logic_vector(C_S_AXI_BUSER_WIDTH-1 downto 0);
    S_AXI_BVALID : out std_logic;
    S_AXI_BREADY : in  std_logic;

    -- Slave Interface Read Address Ports
    S_AXI_ARID     : in  std_logic_vector(C_S_AXI_ID_WIDTH-1 downto 0);
    S_AXI_ARADDR   : in  std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
    S_AXI_ARLEN    : in  std_logic_vector(8-1 downto 0);
    S_AXI_ARSIZE   : in  std_logic_vector(3-1 downto 0);
    S_AXI_ARBURST  : in  std_logic_vector(2-1 downto 0);
    S_AXI_ARLOCK   : in  std_logic_vector(2-1 downto 0);
    S_AXI_ARCACHE  : in  std_logic_vector(4-1 downto 0);
    S_AXI_ARPROT   : in  std_logic_vector(3-1 downto 0);
    S_AXI_ARREGION : in  std_logic_vector(4-1 downto 0);
    S_AXI_ARQOS    : in  std_logic_vector(4-1 downto 0);
    S_AXI_ARUSER   : in  std_logic_vector(C_S_AXI_ARUSER_WIDTH-1 downto 0);
    S_AXI_ARVALID  : in  std_logic;
    S_AXI_ARREADY  : out std_logic;

    -- Slave Interface Read Data Ports
    S_AXI_RID    : out std_logic_vector(C_S_AXI_ID_WIDTH-1 downto 0);
    S_AXI_RDATA  : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
    S_AXI_RRESP  : out std_logic_vector(2-1 downto 0);
    S_AXI_RLAST  : out std_logic;
    S_AXI_RUSER  : out std_logic_vector(C_S_AXI_RUSER_WIDTH-1 downto 0);
    S_AXI_RVALID : out std_logic;
    S_AXI_RREADY : in  std_logic;

    -- VGA Signals
    pixclk        : in    std_logic;
    vga_red : out std_logic_vector(3 downto 0);
    vga_green : out std_logic_vector(3 downto 0);
    vga_blue : out std_logic_vector(3 downto 0);
    vga_hsync : out std_logic;
    vga_vsync : out std_logic
    );

end cdc_axi_slave;

architecture implementation of cdc_axi_slave is
component CharDispCtrler
    port(
        axi4clk : in std_logic;
        pixclk : in std_logic;
        reset : in std_logic;

        processor_addr : in std_logic_vector(12 downto 0);
        processor_din : in std_logic_vector(15 downto 0);
        processor_dout : out std_logic_vector(15 downto 0);
        processor_we : in std_logic;

        VGA_RED : out std_logic_vector(3 downto 0);
        VGA_GREEN : out std_logic_vector(3 downto 0);
        VGA_BLUE : out std_logic_vector(3 downto 0);
        VGA_HSYNC : out std_logic;
        VGA_VSYNC : out std_logic;
        display_enable : out std_logic
    );
end component;
COMPONENT afifo_sm
  PORT (
    clk : IN STD_LOGIC;
    rst : IN STD_LOGIC;
    din : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
    wr_en : IN STD_LOGIC;
    rd_en : IN STD_LOGIC;
    dout : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
    full : OUT STD_LOGIC;
    almost_full : OUT STD_LOGIC;
    overflow : OUT STD_LOGIC;
    empty : OUT STD_LOGIC;
    almost_empty : OUT STD_LOGIC;
    underflow : OUT STD_LOGIC
  );
END COMPONENT;

constant    AxBURST_FIXED    : std_logic_vector := "00";
constant    AxBURST_INCR    : std_logic_vector := "01";
constant    AxBURST_WRAP    : std_logic_vector := "10";

constant    RESP_OKAY        : std_logic_vector := "00";
constant    RESP_EXOKAY        : std_logic_vector := "01";
constant    RESP_SLVERR        : std_logic_vector := "10";
constant    RESP_DECERR        : std_logic_vector := "11";

-- for write transaction
type write_transaction_state is (idle_wr, awr_wait, awr_accept, wr_burst);
type write_response_state is (idle_wres, bvalid_assert);
type write_wready_state is (idle_wrdy, wready_assert);
signal wrt_cs : write_transaction_state;
signal wrres : write_response_state;
signal wrwr : write_wready_state;

-- for read transaction
type read_transaction_state is (idle_rd, arr_wait, arr_accept, rd_burst);
type read_last_state is (idle_rlast, rlast_assert);
signal rdt_cs : read_transaction_state;
signal rdlast : read_last_state;

signal reset_1d, reset_2d, reset : std_logic := '1';

signal awready         : std_logic;
signal wr_addr         : std_logic_vector(12 downto 0);
signal wr_bid         : std_logic_vector(C_S_AXI_ID_WIDTH-1 downto 0);
signal wr_bresp     : std_logic_vector(1 downto 0);
signal wr_bvalid     : std_logic;

signal arready         : std_logic;
signal rd_addr         : std_logic_vector(12 downto 0);
signal rd_axi_count    : std_logic_vector(7 downto 0);
signal rd_cdc_count    : std_logic_vector(8 downto 0);
signal rdfifo_din    : std_logic_vector(15 downto 0);
signal rdfifo_wr_en    : std_logic;
signal rdfifo_rd_en    : std_logic;
signal rdfifo_full, rdfifo_empty    : std_logic;
signal rdfifo_almost_full, rdfifo_almost_empty : std_logic;
signal rdfifo_overflow, rdfifo_underflow : std_logic;
signal rvalid        : std_logic;
signal rlast        : std_logic;
signal cdc_addr        : std_logic_vector(12 downto 0);
signal display_enable : std_logic;
signal cdc_we : std_logic;
signal rdfifo_wr_en_node : std_logic;

begin
    -- ARESETN をACLK で同期化
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            reset_1d <= not ARESETN;
            reset_2d <= reset_1d;
        end if;
    end process;
    reset <= reset_2d;

    -- AXI4バス Write Transaction State Machine
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                wrt_cs <= idle_wr;
                awready <= '0';
            else
                case (wrt_cs) is
                    when idle_wr =>
                        if S_AXI_AWVALID='1' then -- S_AXI_AWVALID が1にアサートされた
                            if rdt_cs=idle_rd then -- Read Transaction が終了している（Writeの方が優先順位が高い）
                                wrt_cs <= awr_accept;
                                awready <= '1';
                            else -- Read Transaction が終了していないのでWait
                                wrt_cs <= awr_wait;
                            end if;
                        end if;
                    when awr_wait => -- Read Transaction の終了待ち
                        if rdt_cs=idle_rd or rdt_cs=arr_wait then -- Read Transaction が終了
                            wrt_cs <= awr_accept;
                            awready <= '1';
                        end if;
                    when awr_accept => -- S_AXI_AWREADY をアサート
                        wrt_cs <= wr_burst;
                        awready <= '0';
                    when wr_burst => -- Writeデータの転送
                        if S_AXI_WLAST='1' and S_AXI_WVALID='1' then -- Write Transaction 終了
                            wrt_cs <= idle_wr;
                        end if;
                end case;
            end if;
        end if;
    end process;
    S_AXI_AWREADY <= awready;
    S_AXI_WREADY <= '1' when wrt_cs=wr_burst else '0';
    cdc_we <= '1' when wrt_cs=wr_burst and S_AXI_WVALID='1' else '0';

    -- wr_addr の処理
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                wr_addr <= (others => '0');
            else
                if wrt_cs=awr_accept then
                    wr_addr <= S_AXI_AWADDR(14 downto 2); -- 32ビット幅データのため
                elsif wrt_cs=wr_burst and S_AXI_WVALID='1' then -- アドレスを１つ進める
                    wr_addr <= wr_addr + 1;
                end if;
            end if;
        end if;
    end process;

    -- wr_bid の処理
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                wr_bid <= (others => '0');
            else
                if wrt_cs=awr_accept then
                    wr_bid <= S_AXI_AWID;
                end if;
            end if;
        end if;
    end process;
    S_AXI_BID <= wr_bid;

    -- wr_bresp の処理
    -- S_AXI_AWBURSTがINCRの時はOKAYを返す。それ以外はSLVERRを返す。
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                wr_bresp <= (others => '0');
            else
                if wrt_cs=awr_accept then
                    if S_AXI_AWBURST=AxBURST_INCR then -- バーストタイプがアドレス・インクリメントタイプ
                        wr_bresp <= RESP_OKAY; -- Write Transaction は成功
                    else
                        wr_bresp <= RESP_SLVERR; -- エラー
                    end if;
                end if;
            end if;
        end if;
    end process;
    S_AXI_BRESP <= wr_bresp;

    -- wr_bvalid の処理
    -- Write Transaction State Machineには含まない。axi_master のシミュレーションを見ると１クロックで終了しているので、長い間、Master側の都合でWaitしていることは考えない。
    -- 次のWrite転送まで遅延しているようであれば、Write Transaction State Machine に入れてブロックすることも考える必要がある。
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                wr_bvalid <= '0';
            else
                if S_AXI_WLAST='1' and S_AXI_WVALID='1' then -- Write Transaction 終了
                    wr_bvalid <= '1';
                elsif wr_bvalid='1' and S_AXI_BREADY='1' then -- wr_bvalid が１でMaster側のReadyも１ならばWrite resonse channel の転送も終了
                    wr_bvalid <= '0';
                end if;
            end if;
        end if;
    end process;
    S_AXI_BVALID <= wr_bvalid;
    S_AXI_BUSER <= (others => '0');


    -- AXI4バス Read Transaction State Machine
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                rdt_cs <= idle_rd;
                arready <= '0';
            else
                case (rdt_cs) is
                    when idle_rd =>
                        if S_AXI_ARVALID='1' then -- Read Transaction 要求
                            if wrt_cs=idle_wr and S_AXI_AWVALID='0' then -- Write Transaction State Machine がidle でWrite要求もない
                                rdt_cs <= arr_accept;
                                arready <= '1';
                            else -- Write Transaction が終了していないのでWait
                                rdt_cs <= arr_wait;
                            end if;
                        end if;
                    when arr_wait => -- Write Transaction の終了待ち
                        if wrt_cs=idle_wr and S_AXI_AWVALID='0' then -- Write Transaction State Machine がidle でWrite要求もない
                            rdt_cs <= arr_accept;
                            arready <= '1';
                        end if;
                    when arr_accept => -- S_AXI_ARREADY をアサート
                        rdt_cs <= rd_burst;
                        arready <= '0';
                    when rd_burst => -- Readデータの転送
                        if rd_axi_count=0 and rvalid='1' and S_AXI_RREADY='1' then -- Read Transaction 終了
                            rdt_cs <= idle_rd;
                        end if;
                end case;
            end if;
        end if;
    end process;
    S_AXI_ARREADY <= arready;

    -- rd_addr の処理
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                rd_addr <= (others => '0');
            else
                if rdt_cs=arr_accept then
                    rd_addr <= S_AXI_ARADDR(14 downto 2); -- 32ビット幅データのため
                elsif rdt_cs=rd_burst and rdfifo_almost_full='0' and rd_cdc_count/=0 then -- rdfifoに余裕があるときにはアドレスを1つ進める
                    rd_addr <= rd_addr + 1;
                end if;
            end if;
        end if;
    end process;

    -- Read用FIFOのインスタンス
    rdfifo : afifo_sm PORT MAP (
        clk => ACLK,
        rst => reset,
        din => rdfifo_din,
        wr_en => rdfifo_wr_en,
        rd_en => rdfifo_rd_en,
        dout => S_AXI_RDATA(15 downto 0),
        full => rdfifo_full,
        almost_full => rdfifo_almost_full,
        overflow => rdfifo_overflow,
        empty => rdfifo_empty,
        almost_empty => rdfifo_almost_empty,
        underflow => rdfifo_underflow
    );
    S_AXI_RDATA(31 downto 16) <= (others => '0');
    rvalid <= not rdfifo_empty;
    S_AXI_RVALID <= rvalid;

    rdfifo_wr_en_node <= '1' when rdt_cs=rd_burst and rdfifo_almost_full='0' and rd_cdc_count/=0 else '0';
    -- BlockRAMのReadは1クロック遅延するため、1クロック遅延させる。
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                rdfifo_wr_en <= '0';
            else
                rdfifo_wr_en <= rdfifo_wr_en_node;
            end if;
        end if;
    end process;

    rdfifo_rd_en <= '1' when rdt_cs=rd_burst and rvalid='1' and S_AXI_RREADY='1' else '0';

    -- rd_cdc_count の処理（CDC側のデータカウント）
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                rd_cdc_count <= (others => '0');
            else
                if rdt_cs=arr_accept then -- ロード
                    rd_cdc_count <= ('0'& S_AXI_ARLEN) + 1;
                elsif rdt_cs=rd_burst and rdfifo_almost_full='0' and rd_cdc_count/=0 then -- FIFOに余裕がある
                    rd_cdc_count <= rd_cdc_count - 1;
                end if;
            end if;
        end if;
    end process;

    -- rd_axi_count の処理（AXIバス側のデータカウント）
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                rd_axi_count <= (others => '0');
            else
                if rdt_cs=arr_accept then -- rd_axi_count のロード
                    rd_axi_count <= S_AXI_ARLEN;
                elsif rdt_cs=rd_burst and rvalid='1' and S_AXI_RREADY='1' then -- Read Transaction が1つ終了
                    rd_axi_count <= rd_axi_count - 1;
                end if;
            end if;
        end if;
    end process;

    -- rdlast State Machine
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                rdlast <= idle_rlast;
                rlast <= '0';
            else
                case (rdlast) is
                    when idle_rlast =>
                        if rd_axi_count=1 and rvalid='1' and S_AXI_RREADY='1' then -- バーストする場合
                            rdlast <= rlast_assert;
                            rlast <= '1';
                        elsif rdt_cs=arr_accept and S_AXI_ARLEN=0 then -- 転送数が1の場合
                            rdlast <= rlast_assert;
                            rlast <= '1';
                        end if;
                    when rlast_assert =>
                        if rvalid='1' and S_AXI_RREADY='1' then -- Read Transaction 終了（rd_axi_count=0は決定）
                            rdlast <= idle_rlast;
                            rlast <= '0';
                        end if;
                end case;
            end if;
        end if;
    end process;
    S_AXI_RLAST <= rlast;

    -- S_AXI_RID, S_AXI_RUSER の処理
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                S_AXI_RID <= (others => '0');
            else
                if rdt_cs=arr_accept then
                    S_AXI_RID <= S_AXI_ARID;
                end if;
            end if;
        end if;
    end process;
    S_AXI_RUSER <= (others => '0');

    -- S_AXI_RRESP は、S_AXI_ARBURST がINCR の場合はOKAYを返す。それ以外はSLVERRを返す。
    process (ACLK) begin
        if ACLK'event and ACLK='1' then
            if reset='1' then
                S_AXI_RRESP <= (others => '0');
            else
                if rdt_cs=arr_accept then
                    if S_AXI_ARBURST=AxBURST_INCR then
                        S_AXI_RRESP <= RESP_OKAY;
                    else
                        S_AXI_RRESP <= RESP_SLVERR;
                    end if;
                end if;
            end if;
        end if;
    end process;


    -- CharDispCtrler
    cdc_addr <= wr_addr when rdt_cs=idle_rd or rdt_cs=arr_wait else rd_addr;

    CDC_inst : CharDispCtrler port map (
        axi4clk         => ACLK,
        pixclk            => pixclk,
        reset            => reset,
        processor_addr    => cdc_addr,
        processor_din    => S_AXI_WDATA(15 downto 0),
        processor_dout    => rdfifo_din,
        processor_we    => cdc_we,
        VGA_RED            => vga_red,
        VGA_GREEN        => vga_green,
        VGA_BLUE        => vga_blue,
        VGA_HSYNC        => vga_hsync,
        VGA_VSYNC        => vga_vsync,
        display_enable    => display_enable
    );

end implementation;

これで問題なくなったので、もう一度Synthesis を行ったところ、通った。

３４．VGA関連のピンを固定する。左側のFlow Navigator のOpen Syntyesized Design を選択して、Syntyesized Design を開いいた。

３５．WindowメニューからPakage を選択した。

３６．Zynqのパッケージが開いた。

３７．WindowメニューからI/O Ports を選択した。

３８．I/O Ports の画面が下に開いた。ここでVGA関連のピンを固定した。下にUCFファイルを示す。

NET "vga_blue[0]" LOC = Y21;
NET "vga_blue[1]" LOC = Y20;
NET "vga_blue[2]" LOC = AB20;
NET "vga_blue[3]" LOC = AB19;
NET "vga_blue[0]" IOSTANDARD = LVCMOS33;
NET "vga_blue[1]" IOSTANDARD = LVCMOS33;
NET "vga_blue[2]" IOSTANDARD = LVCMOS33;
NET "vga_blue[3]" IOSTANDARD = LVCMOS33;
NET "vga_green[0]" LOC = AB22;
NET "vga_green[1]" LOC = AA22;
NET "vga_green[2]" LOC = AB21;
NET "vga_green[3]" LOC = AA21;
NET "vga_green[0]" IOSTANDARD = LVCMOS33;
NET "vga_green[1]" IOSTANDARD = LVCMOS33;
NET "vga_green[2]" IOSTANDARD = LVCMOS33;
NET "vga_green[3]" IOSTANDARD = LVCMOS33;
NET "vga_red[0]" LOC = V20;
NET "vga_red[1]" LOC = U20;
NET "vga_red[2]" LOC = V19;
NET "vga_red[3]" LOC = V18;
NET "vga_red[0]" IOSTANDARD = LVCMOS33;
NET "vga_red[1]" IOSTANDARD = LVCMOS33;
NET "vga_red[2]" IOSTANDARD = LVCMOS33;
NET "vga_red[3]" IOSTANDARD = LVCMOS33;
NET "vga_hsync" LOC = AA19;
NET "vga_vsync" LOC = Y19;
NET "vga_hsync" IOSTANDARD = LVCMOS33;
NET "vga_vsync" IOSTANDARD = LVCMOS33;

３９．インプリメントを行った。Critical warning が出た。processing_system7_0 の3つのポートが制約されていないというエラーだ。これはどこに割り当てれば良いのだろう？

４０．インプリメントが終了したので、ビットストリームを生成した。

”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する３（SDK）”に続く。

2012年09月18日 05:28 |
ZedBoard
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はんだづけカフェで開催されたハンダ付け教室に行って来ました

今日ははんだづけカフェで開催されたハンダ付け教室に参加してきました。ツイッターのタイムラインでお世話になっている方とご一緒できて楽しくハンダ付けを学習することができました。
チップ部品をハンダ付けするとなると、ピンセットが肝なので、千石で買って来ました。曲がっているピンセットで430円でしたが、割と品質が良かったです。私はピンセットは曲がっている方が好きです。
さて、ハンダ付け教室ですが、ハンダゴテメーカーのHAKKOの方がいらして、最初に良いハンダ付けとはどんなものか？プロジェクターを使用して講義を受けました。

・当然ながら、ハンダが少なすぎても多すぎてもダメだそうです。多すぎるとテンプラハンダになってもわからないからだそうです。
・端子とパッドの間のハンダの斜めの部分をフィレットというそうですが、そこが円弧状になっているのが良いそうです。
・フラックスは銅箔上の酸化膜を除去するので、必ず塗ったほうが良いそうです。（これはQFPのハンダ付けでは必須だと思いました）
・コテ先の温度は350度程度が良いそうです。母材は250度程度だったかな？

実は私、大学卒業して某F社の子会社に入った時にハンダ付けの基準とハンダゴテの持ち方を教えてもらいました。ハンダ付け良品の基準は同じようでしたね。当時はラジアル部品やアキシャル部品でしたけど。。。

さて講習が終わったら実技に入りました。最初は1608の抵抗やコンデンサのハンダ付けから、私のやり方は最初に片方のパッドにほんの少しハンダを盛って、片方を借り付けしてから、もう片方をハンダ付けして、仮付の方をやり直すという方式です。講習では、最初にテープで仮止めして、借り付けしてからテープを剥がして、本付けに入るというやり方でした。かなり面倒です。これは、自分の方式のほうが良さそうでした。

次に、0.5mmピッチのQFPのハンダ付けです。やはりテープで仮止めして、対角線上に1ピン、ハンダ付けしてからテープを剥がして、ハンダ付けします。テープは昔懐かしい（会社にいた頃よく使っていた）紙のテープでした。あれは良いですね。なんという製品かな？
QFPのハンダ付けはフラックスを塗りながら行うと、ハンダブリッジも無く気持よくハンダが流れていきました。気持ち良い。。。やはりフラックスは肝ですね。難しかったのは位置決めです。これがずれているとダメなので、顕微鏡が欲しくなりますね。私は近視で老眼ですが、メガネを外すと近くのものがよく見えます。QEPの足もよく見えました。ハンダ付けには裸眼が一番良かったです。老眼ですが近視で、ある意味、ラッキーかも知れません？

その後は、新しいHAKKO製品の宣伝がありました。HAKKO FX888D凄くよさそうでしたが、私には高いです。温調ハンダゴテのHAKKO FX600を割引してもらって購入しました。他に平型コテ先T18-D16と金だわしコテ先クリーナーを購入しました。憧れのHAKKOハンダゴテが買えて嬉しかったです。
最後に、講師の方、はんだづけカフェの関係者の方、ツイッターのタイムラインの皆様、楽しくハンダ付けを学習することができました。ありがとうございました。

2012年09月17日 21:58 |
日記
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天地明察（映画）を見てきました

昨日は奥さんと天地明察を見てきました。奥さんが買ってきた本を事前に読んだんですが、とっても面白かったです。もう一度読みたいと思いました。映画は、面白かったんですが、本と比べてしまうと。。。といった感じです。本を読まないで映画を見て、それから本を読んだほうが良いと思いました。でも、江戸時代の天体観測の装置が見られたのは良かったです。1部に現代のネジが使われていましたが。

2012年09月17日 04:42 |
日記
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ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する１（XPSプロジェクト）

今回はZedBoardにキャラクタ・ディスプレイ・コントローラを追加しようと思う。AXI4 Slave IPの作製でAtlysボード用のキャラクタ・ディスプレイ・コントローラをAXI4 Slave IPとして作製した。これはHDMI端子への出力だが、ZedBoaradはADV7511 HDMI Transmitterが搭載されていて、このチップの使用方法を探らなければ、HDMI端子に出力することができない。ADV7511 のチュートリアルもあってやってみようと思うが、とりあえずは、キャラクタ・ディスプレイ・コントローラからVGA端子に出力しようと思っている。
ZedBoardのVGA端子は、”ZedBoard (Zynq™Evaluation and Development) Hardware User’s Guide Version 1.6 September 5th, 2012”の16ページ”2.4.2 VGA Connector”と回路図によると、抵抗分割のRGB各4ビット出力だった。Atlysボード用のAXI4スレーブのキャラクタ・ディスプレイ・コントローラ部分のHDMI出力用回路を取り除けば、容易につなぐことができると思う。

１．PlanAhead 14.2 で、ZedBoard_CDC_SVGAプロジェクトを作製した。

２．”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた１（XPSプロジェクトの生成）”を参考にしながら、XPSプロジェクト(system) を追加した。今回はWebPACKを使用していませんが、WebPACKでも同様にできると思います。

３．Spartan6\Atlys\Atlys_XPS_CDC_SVGA_141\pcoresから、cdc_axi_slave_v1_00_a を、K:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\ZedBoard_CDC_SVGA\ZedBoard_CDC_SVGA.srcs\sources_1\edk\system\pcores にコピーした。

４．cdc_axi_slave_v1_00_a を、HDMI端子出力用からVGA端子出力用に書き換えた。dvi_disp.vhd やDigilent社のライブラリを削除して、その他のHDLファイルを書き換えた。

５．cdc_axi_slave_v1_00_a の.mpd, .pao ファイルを書き換えた。

６．XPSのProject メニューからRescan User Repositoriesを行った。

７．IP Catalog にUSERが増えて、その中にcdc_AXI_Slave IPコアが出来た。cdc_AXI_Slabe を右クリックメニューからAdd IPを行う。

８．確認のダイアログが出る。Yesボタンをクリックした。

９．XPS Core Config ダイアログが出る。そのままOKボタンをクリックした。

１０．cdc_AXI_Slave IPコアどのプロセッサに接続するかを決めるダイアログが出る。processing_system7_0 が選ばれている。

１１．XPSを見ると、cdc_axi_slave_0 がM_AXI_GP0でARMプロセッサに接続された。

１２．Portsタブで、cd_axi_slave_0 の外部ポートを接続した。（注：その前にNetの設定項目を追加している。Nameなどのバーを右クリックして、右クリックメニューからNetを選択する。詳しくは、”ZedBoardにビットマップ・ディスプレイ・コントローラを追加する２（XPSの設定２）”を参照）

１３．次にpixclk に40MHzを入力する必要がある。pixclk をprocessing_system7_0::FCLK_CLK1 に接続した。（注：その前にprocessing_system7_0 を開いて、FCLK_CLK1のNetでNew Connection を選択し、FCLK_CLK1 に新しいネット名 processing_system7_0_FCLK_CLK1 が割り当てる必要がある。詳しくは、”ZedBoardにビットマップ・ディスプレイ・コントローラを追加する２（XPSの設定２）”を参照）

１４．ZynqタブのClock Generation をクリックした。

１５．Clock WizardでFCLK_CLK1を40MHzに設定した。

１６．設定後にLog が出た。いろいろなクロックの情報が見えた。DDR3は533.333MHzと言うことはDDR3-1066だった。CPUは666.667MHz、QSPIは100MHzのSPIらしい。

・M_AXI_GP0 のデータ幅が32ビットであることを確かめた。

１７．Addressesタブを見ると、cdc_axi_slave_0 にアドレスが割り当てられているのが確認できた。

１８．ProjectメニューからDesign Rule Check を選択した。エラーはなかった。

１９．XPSを閉じて、PlanAheadプロジェクトに戻った。

”ZedBoardにキャラクタ・ディスプレイ・コントローラを追加する２（インプリメント）”に続く。

2012年09月16日 05:56 |
ZedBoard
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ZedBoardのGetting Started Guideをやってみた２

”ZedBoardのGetting Started Guideをやってみた１”の続き

・イーサネットへの接続（Demo 5 – Ethernet）
・Webサーバーデモ
１．パソコンがWindows XPなので、ネットワーク接続フォルダからローカルエリア接続を右クリックし、右クリックメニューからプロパティを選択した。
２．インターネットプロトコル(TCP/IP) を選択して、プロパティ(R) ボタンをクリックした。

３．次のIPアドレスを使う(O) のラジオボタンをクリックし、IPアドレスに192.168.1.1 を、サブネットマスクに255.255.255.0 を入力して、OKボタンをクリックした。前のダイアログも閉じた。

４．ipconfig で見てみると、ZedBoardは192.168.1.10 だった。

５．ブラウザで192.168.1.10 をアクセスするとZedBoardのページが見えた。

・SSHターミナルデモ
PuTTYをインストールして、SSHでZedBoardにログインする。
１．PuTTYを起動して192.168.1.10 にTCPポート22で接続した。

２．ダイアログが出て、はいボタンをクリックした。

３．一度は繋がらなかったが、もう一度PuTTYを起動したらつながった。その後はダイアログが出ないで接続できている。login IDは root で、パスワードも root でログインした。

４．exit コマンドでexit して、PuTTYも終了した。

・FTP
１．Windows のコマンドプロンプトを立ちあげて、ftp 192.168.1.10 のコマンドを入力した。
２．root でログインした。
３．ls コマンドを実行してみた。

４．putコマンドで画像ファイルをZedBoard Linuxに転送した。lsコマンドを実行すると画像ファイルがZedBoard Linuxに転送されたのがわかった。

５．bye コマンドでftp を終了した。

・Demo 6 – USB-OTG
１．JP2, JP3をジャンパーピンでショートした。
２．ZedBoardに付属のmicroUSB-to-Type AアダプタをJ13につないだ。
３．microUSB-to-Type AアダプタにUSBメモリを接続した。
４．USBメモリのプライマリ・ドライブが/dev/sda1 として見えている。

５．/dev/sda1 を/mnt ディレクトリにマウントした。/mntに入って、ls -l コマンドを使用するとファイルがリストされた。USBメモリも使うことが出来た。

USBメモリを接続している様子を下に示す。ZedBoardはケーブルだらけだ。

６．umount /mnt でUSBメモリをアンマウントした。当然ながら、マウントしたディレクトリにcd しているとアンマウントできないので、上のディレクトリに戻ってからアンマウントした。

・SDカード（Demo 7 – SD Card）
１．SDカードはMMCブロックデ・バイスとして /dev/mmcblk0 で表示される。プライマリ・パーティションは/dev/mmcblk0p1 だそうだ。
２． mount /dev/mmcblk0p1 /mnt コマンドを入れて、SDカードのプライマリ・パーティションを/mnt ディレクトリにマウントした。
３．ls -l /mnt コマンドを入れるとSDカードのファイルが見えた。

４．umount /mnt でSDカードをアンマウントした。

2012年09月14日 04:55 |
ZedBoard
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ZedBoardのGetting Started Guideをやってみた１

ZedBoard.org のSupport -> Documentation ページの ZedBoard Getting Started Guide をやってみた。
これは付属しているSDカードでブートしたLinuxのデモを解説した文章だった。ZedBoard Getting Started Guide によるとSDカードのLinuxデモは下の図の構成になっている。（ZedBoard Getting Started Guide の14ページ、Figure 6 - ZedBoard Example Design Block Diagram を引用）

Figure 6 - ZedBoard Example Design Block Diagram によると、ZedBoardのスイッチ、LEDが制御できて、HDMIとOLEDも制御できるようだ。VGA Display は単独で表示しているようだ。EthernetでBrowser でWebページも見れるようなので、 ZedBoard Getting Started Guide をやってみることにした。なお、ZedBoardはSDカードのREADMEを見ながら設定を行なって、SDカードからLinuxをブートした。

・スイッチの値の表示（Demo 1 – Interacting with GPIO Switches and LEDs ）
”read_sw”コマンドでスイッチの設定値を見ることが出来た。

・LED点灯
”write_led”コマンドでLEDを点灯させることが出来た。

・OLEDの制御（Demo 2 – OLED Display）
”unload_oled”コマンドでOLEDを消灯して、”load_oled”コマンドで再び点灯させることが出来た。

下の写真はOLEDを消灯したところだ。

・VGA表示（Demo 3 – VGA Display ）
VGAをディスプレイに接続すると下の写真のような表示がされていた。DIGILENTのマークが動いていた。

・HDMI表示（Demo 4 – HDMI Display）
HDMI端子をZedBoardに接続すると下のような表示がTera Termに表示された。

ディスプレイには下の写真のように表示されていた。

2012年09月13日 05:36 |
ZedBoard
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WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた８（ChipScopeによるデバック）

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた７（SDKデバック）”の続き。

今回は、”ZedBoard: Zynq-7000 AP SoC Concepts, Tools, and Techniques A Hands-On Guide to Effective Embedded System Design 8/22/2012”の36ページの”4.2 Take a Test Drive! Debugging Hardware Using ChipScope Software”をやってみた。要するにChipScope Analyzer でAXI4バスの様子を確かめてみた。

１１７．ZedBoard の電源をONした。

１１８．TeaTerm を立ちあげて115200bps に設定した。

１１９．Xilinx Toolsメニューから Program FPGA を選択した。

１２０． Program FPGA ダイアログが出た。Program ボタンをクリックした。ビットファイルがダウンロードされ、PLファブリックがプログラムされる。

１２１．hello_world_0の右クリックメニューからRun as -> Run Configurations... を選択した。

１２２．Xilinx C/C++ ELF の右クリックメニューからNew を選択した。

１２３．hello_world_0 Debug が出来た。

１２４．Runボタンをクリックした。

１２５．Processor in use ダイアログが出た。Yesボタンをクリックした。

１２６．Tera Termにメニューが表示されていた。

１２７．PlanAheadのChipScope Analyzer をクリックしてChipScope Analyzer を立ち上がる。

１２８．ChipScope Analyzer が立ち上がった。Open/Search JTAG Cable アイコンをクリックした。

１２９．Zynqが見つかった。

１３０．ダイアログのOKボタンをクリックした。ChipScope Pro Analyazer の状態を下に示す。

１３１．chipscope_axi_monitor_0.cdc をインポートする。Dev 1 Mydevice1(XC7020)を選択して、FileメニューからImport を選択する。

１３２．Signal Import ダイアログが開く。Select New File ボタンをクリックした。

１３３．PS_and_PL_Tutorial\PS_and_PL_Tutorial.srcs\sources_1\edk\system\implementation\chipscope_axi_monitor_0_wrapperフォルダの下の chipscope_axi_monitor_0.cdc を選択した。

１３４．Signal Import ダイアログに chipscope_axi_monitor_0.cdc が設定された。OKボタンをクリックした。

１３５．ChipScope Analyzer の画面に信号名が表示された。

１３６．Trigger Setupウインドウを開いて、M1:MON_AXI_ARADDRCONTROLの下のaxi_gpio_0_S_AXI/MON_AXI_AVALIDを1にした。

１３７．Trigger Condition Equation がMOになっているので、そこをクリックした。

１３８．Trigger Condition ダイアログで、Enableを見るとM0にチェックが入っている。これをクリックで消して、M1の所にチェックを入れた。

１３９．Position の設定を10にした。

１４０．Runボタンをクリックした。

１４１．そのまま待っていてもトリガが掛からなかった。Tera Termから1を入力したところ、トリガが掛かった。

１４２．Waveウインドウを下に示す。

１４３．最初にトリガが掛かった辺りを拡大してみた。

これでZedBoard付属のChiｐScopeライセンスで、２番めのチュートリアルを行うことが出来た。

2012年09月12日 04:34 |
ZedBoard
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WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた７（SDKデバック）

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた６（実機でテスト）”の続き。

１０５．ZedBoard の電源をONした。

１０６． Xilinx Toolsメニューから Program FPGA を選択した。

１０７． Program FPGA ダイアログが出た。Program ボタンをクリックした。ビットファイルがダウンロードされ、PLファブリックがプログラムされる。

１０８．SDKの Hello_world_0 プロジェクトの右クリックメニューから Debug As -> Debug Configurations... を選択した。

１０９．Debug Configurations ダイアログが開く。 Debug ボタンをクリックした。

１１０．Confirm Perspective Switch ダイアログが開く。Yesボタンをクリックした。

１１１．Debug Perspective が開いた。helloworld.c を見ると、"u32 Readstatus=0,OldReadStatus=0;" で実行が一時停止している。

Debug ウインドウを見ると、アセンブリレベルのプログラムの実行が0x001005fc番地で停止しているのがわかる。

１１２．Window メニューからShow view > Disassembly を選択した。

１１３．Disassembly ウインドウが表示された。

１１４．init_platform(); の前の編みかけの部分をダブルクリックするとブレークポイントを設定できる。Resume アイコンをクリックするとブレークポイントまでのコードを実行する。

１１５．print文を走らせてみた。

１１６．print文の文字がTera Termに表示された。

これでWebPACKライセンスのSDKでデバックができることがわかったので、終了とする。
（注）ISE14.2 WebPACKはXilinx社のWebサイトから無料でダウンロード、インストールして使うことが出来ます。（ただし、無料ですがライセンスを取得する必要があります。ChipScope ProはWebPACKではライセンスが無くて使えませんが、ZedBoardを購入するとChipScope Proのライセンスが取得できて、使えるようになります）
インストールについては、”[PDF] ISE Design Suite 13 : インストールおよびライセンスガイド (UG631)”を参照して下さい。
・14ページのインストールするエディションを選択する画面で、本当はISE WebPACKを選択するのですが、XPSが動作しないので、Logic Edition をインストールしてWebPACKのライセンスでご使用ください。

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた８（ChiｐScopeによるデバック）”に続く。

2012年09月11日 05:10 |
ZedBoard
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WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた６（実機でテスト）

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた５（SDK）”の続き。

前回、SDKでコンパイルが終了したので、今回は実機で動作を確認した。

１００．ZedBoard の電源をONした。

１０１．TeaTerm を立ちあげて115200bps に設定した。

１０２．Xilinx Toolsメニューから Program FPGA を選択した。

１０３． Program FPGA ダイアログが出た。Program ボタンをクリックした。ビットファイルがダウンロードされ、PLファブリックがプログラムされる。

１０４．hello_world_0の右クリックメニューからRun as -> Run Configurations... を選択した。

１０５．Xilinx C/C++ ELF の右クリックメニューからNew を選択した。

１０６．hello_world_0 Debug が出来た。

１０７．Runボタンをクリックした。

１０８．Processor in use ダイアログが出た。Yesボタンをクリックした。

１０９．Tera Termにメニューが表示されていた。

１１０．Tera Termで'1'キーを押してから、ZedBoard のBTNU キーを押すとLD9 が一旦消灯してから、また点灯した。

１１１．Tera Termで'0'キーを押してメニューに戻した。

１１２．Tera Termで'2'キーを押してから、ZedBoard のBTNR キーを押すとLD9 が一旦消灯してから、また点灯した。

１１３．Tera Termで'0'キーを押してメニューに戻した。

１１４．Tera Termで'3'キーを押したらBYEで終了した。

ZedBoard のBTNU、BTNR、LD9 の位置を下の写真に示す。

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた７（SDKデバック）”に続く。

2012年09月10日 20:22 |
ZedBoard
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WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた５（SDK）

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた４（インプリメント）”の続き。

PlanAheadでのインプリメントを終了したので、ハードウェアをエクスポートして、SDKを立ち上げる。

８９．File メニューからExport -> Export Hardware for SDK... を選択した。

９０．Export Hardware ダイアログが開く。Launch SDKにチェックを入れて、OKボタンをクリックした。

９１．Hardware 構成をExport してSDKが立ち上がった。

９２．FileメニューからNew -> Xilinx C Projectを選択した。

９３．New Projectダイアログが開いた。Hello Worldが選択されている。

９４．次のダイアログが開いた。Finishボタンをクリックした。

９５．Hello Worldプロジェクトがビルドされた。トータルでは0x12C10 (76.8KBytes) メモリを使用している。さすがに大きい。

次にhelloworld.c を書き換える。どのよう動作をするかはチュートリアルの40ページからの、”A.1 About the Application Software”、”A.2 Application Software Steps”に書いてある。

main()関数はソフトを実行するエントリポイントです。main() 関数は初期化とシステムの周辺デバイスの設定をします。EMIOインターフェースを使用して、そのようなAXI GPIOおよびPS GPIOなど、さまざまなユースケースを実行するために選択する手順を持っています。シリアル端末上の命令にで、異なるユースケースを選択することができます。

ソフトウェア実行の手順

１．AXI GPIOモジュールを初期化。

２．ボード上のBTNUプッシュボタンに接続されている入力ピンとして、AXI GPIOピンの方向コントロールを設定する。ピン配置は、システムの作成時にユーザー制約ファイル（UCF）でLOC制約を使用して固定されている。

３．デバイスIDが0のAXI TIMERモジュールを初期化。

４．AXI timer ISRにコールバック関数を対応付ける。
この関数は、タイマ割り込みが発生するたびに呼び出される。コールバック関数はDS23 LEDをスイッチし、割り込みフラグをセットする。main()関数は実行を停止する割り込みフラグを使用して、タイマー割り込みを待ち、再起動実行。

５．リセット間にタイマー設定値をタイマーにロード。

６．割り込みモードやAuto Reload mode などのタイマーオプションを設定。

７．PSセクションのGPIOを初期化

８．PSセクションGPIOのチャネル0、ピン番号10を設定する。これはMIOピンにマッピングされ、ボード上のLED"LD9"に接続された出力ピンだ。

９．PSセクションGPIOのチャネル2、ピン番号0を設定する。これはEMIOインターフェースを介してPLサイドに接続されたBTNRプッシュポタンスイッチだ。

１０．Snoop control unit Global Interrupt controllerを初期化。ID '91'割り込みの割り込みルーチンを登録。例外ハンドラを登録して、割り込み許可。

１１．シリアル端末経由で選択されたAXI GPIO または PS GPIO ユースケースを元にシーケンスを実行。

ソフトウェアは、シリアル端末からの選択でプロシージャを実行する。
シリアル端末を経由しての使用例を選択した後は、端末上の指示に従ってボード上のプッシュボタンを押す必要がある。そうすると、'LD9'LEDが消灯、タイマーがスタートし、タイマー割り込みが来るまでウエイトする関数が呼ばれる。タイマー割り込みが起こったら'LD9'LEDを点灯して実行を再スタートする。

（英語に自信がないので、間違っていたらお知らせください）

書き換えるための helloworld.c は、ZedBoard.org のReference Designs のZynq Concepts, Tools, and Techniques on ZedBoard v14.1 をダウンロードすると取得することが出来る。

（注）XPSで入れたIPを含むIPのドライバが、私のフォルダ階層だと、”file:///K:/HDL/Xilinx/14.2/ISE_DS/EDK/sw/XilinxProcessorIPLib/drivers/”にある。各ドライバ用フォルダの下の /doc/html/api/index.html をブラウザで見ると、各IPの制御ルーチンの説明を見つけることが出来る。

９６．Zynq Concepts, Tools, and Techniques on ZedBoard v14.1 のhelloworld.c の内容SDKプロジェクト内のhelloworld.c にコピー＆ペーストした。

９７．念のため、Project メニューからClean... を選択した。

９８．Clean ダイアログが開く。OKボタンをクリックした。

９９．再コンパイルされた。

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた６（実機でテスト）”に続く。

2012年09月10日 03:56 |
ZedBoard
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WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた４（インプリメント）

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた３（IPの設定）”の続き。

（注）ChipScope Voucherが来てライセンスをもらう時には、Disk Serial Number でもらう必要がある。Ethernet MACアドレスで貰うとChiｐScopeのライセンスが入ってなかった。

今回はPlanAheadプロジェクトに戻って、論理合成、インプリメントを行う。

７２．PlanAheadでトップファイルを作成する。Sources ウインドウでsystem.xmp を選択し、右クリックメニューからCreate Top HDL をクリックした。

７３．system_stub.v が生成され、トップファイルとなった。

７４．今度は制約ファイルを生成する。Sources ウインドウで右クリックメニューからAdd Sources を選択する。

７５．Add Sources ダイアログが開いた。Add or Create Constraints のラジオボタンを選択する。

７６．ダイアログでCreate File... ボタンをクリックした。

７７．Create constraints file ダイアログでFile name をsystem に変更した。

７８．ダイアログにsystem.ucf が入っているのが見える。Finish ボタンをクリックした。

７９．PlanAhead Project Manager のSources ウインドウにsystem.ucf が入った。

８０．下の制約を書いた。（チュートリアルから転載）

# Connect to Push Button "BTNU"
NET axi_gpio_0_GPIO_IO_pin IOSTANDARD=LVCMOS25 | LOC=T18;
# Connect to Push Button "BTNR"
NET processing_system7_0_GPIO_pin IOSTANDARD=LVCMOS25 | LOC=R18;

“axi_gpio_0_IO_pin”は、PLのT18ピンに配置する。そこにはBTNUプッシュポタンスイッチが接続されている。
“processing_system7_0 GPIO pin”は、PSのFR18ピンに配置する。そこにはBTNRプッシュポタンスイッチが接続されている。

８１．制約をセーブした。

８２．PlanAhead のFlow Navigator でBitstream generation completes の下のGenerate Bitstream をクリックして、論理合成、インプリメントを行った。

８３．ダイアログが出るので、Yesボタンをクリックした。

８４．論理合成後にCritical warning が出たが無視する。

８５．ビットストリーム生成まで終了した。PLのリソースはほとんど使用していない。

８６．デバイス表示。PSの領域は案外小さいのかも、PLの方が圧倒的に本当に大きいのか？実際のチップではどうなんだろうか？

８７．FPGA Editor を開いてみた。UCFで設定したIOピンが見えた。

８８．最大動作周波数は、114.666MHzだった。クリティカル・パスを見てみた。

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた５（SDK１）”に続く。

2012年09月09日 03:59 |
ZedBoard
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WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた３（IPの設定）

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた２（IPの追加）”の続き。

今回は、前回追加したIPの設定を行った。

５１．chipscope_axi_monitor_0 のCHIPSCOPE_ICON_CONTROL と、chipscope_icon_0 のcontrol0 が接続されていないので接続する。

５２．chipscope_axi_monitor_0 のCHIPSCOPE_ICON_CONTROL のConnected Ports をクリックすると接続の選択が出来る。chipscope_icon_0 のcontrol0 を選択した。

５３．chipscope_axi_monitor_0 のCHIPSCOPE_ICON_CONTROL と、chipscope_icon_0 のcontrol0 が接続された。他の接続は接続されていた。

５４．Processing_system7_0 を展開して、(BUS_IF) M_AXI_GP0::M_AXI_GPO_ACLK にprocessing_system7_0 :: FCLK_CLK0 が接続されていることを確認した。

５５．Processing_system7_0 のIRQ_F2P がNo Connection なのでaxi_timer_0のInterrupt に接続する。 L to H: No Connection をクリックする。

５６．Interrupt Connection Dialog が開く。Unconnected Interrrpt(s) ペインの axi_timer_0のInterrupt が選択されているので右向き矢印をクリックする。

５７．Unconnected Interrrpt(s) ペインの axi_timer_0のInterrupt が Connected Interrrpt(s) ペインに移動した。OKボタンをクリックした。

５８．Processing_system7_0 のIRQ_F2P がL to H: axi_timer_0_Interrupt に接続された。

５９．Bus Interfacesタブをクリックした。chipscope_axi_monitor_0 のMON_AXIはNo Connetion になっている。No Connetion をクリックするとプルダウンメニューが出てくる。そこから、axi_gpio_0.S_AXIを選択した。

６０．chipscope_axi_monitor_0 のMON_AXIがaxi_gpio_0.S_AXI に接続された。これで、axi_gpio_0 のスレーブAXIバスのトランザクションがChipScope Analyzer で観察することが出来る。

６１．XPSのZynqタブで、緑色の32b GP AXI Master Portsボタンをクリックした。

６２．processing_system7のダイアログが開いた。Generalを展開した。

６３．Enable GPIO on EMIO Interface にチェックを付けた。

６４．Width of GPIO on EMIO Interface を1にセットした。OKボタンをクリックした。

６５．System Assembly Viewタブをクリックし、Portsタブをクリック。processing_system7_0を展開する。

６６．(IO_IF)GPIO_0 のConnected Port のNot connected to External Ports をクリックしてプルダウンメニューからMake Ports External を選択した。

６７．(IO_IF)GPIO_0 のConnected Port がConnected to External Ports に変更された。

６８．External Ports を展開すると、axi_gpio_GPIO_IO_pin とprocessing_system7_0_GPIO_pin が外部ポートに出力されている。

６９．ProjectメニューからDesign Rule Check を実行した。エラーはなかった。

７０．XPSを閉じた。

７１．PlanAheadに戻った。system が追加されている。

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた４（インプリメント）”に続く。

2012年09月08日 05:33 |
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WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた２（IPの追加）

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた１（XPSプロジェクトの生成）”の続き。

今回は AXI General Purpose IO、AXI Timer/Counter、ChipScope AXI Monitor、ChipScope Integrated Controller をXPSプロジェクトに追加する。

３３．左のIP Catalog のGeneral Purpose IOを展開して AXI General Purpose IOをダブルクリックした。

３４．ダイアログが出るのでOKボタンをクリックした。

３５．axi_gpio_0 の設定ダイアログが開く。UserタブのChannel 1 を開き、GPIO Data Channel Width を 32 から 1 に変更した。

３６．どこのAXIバスに接続するか？設定するダイアログが出てくる。デフォルトのprocessing_system7_0 を確認してOKボタンをクリックした。

３７．axi_gpio_0 がXPSに表示された。

３８．左のIP Catalog のDMA and Timer を展開して AXI Timer/Counter をダブルクリックした。

３９．ダイアログが出るのでOKボタンをクリックした。

４０．axi_timer_0 のの設定ダイアログが開く。デフォルト値のままOKボタンをクリックした。

４１．どこのAXIバスに接続するか？設定するダイアログが出てくる。デフォルトのprocessing_system7_0 を確認して、OKボタンをクリックした。

４２．axi_timer_0 がXPSに表示された。

これらのIPはPSのCentral Interconnect に接続されている32b GP AXI Master Port のM_AXI_GP0 に接続されている。

４３．左のIP Catalog のDebug を展開して、ChipScope AXI Monitor をダブルクリックした。

４４．ダイアログが出るのでOKボタンをクリックした。

４５．chipscope_axi_monitor_0 の設定ダイアログが開く。デフォルト値のままOKボタンをクリックした。

４６．chipscope_axi_monitor_0 がXPSに表示された。

４７．先ほど同様、左のIP Catalog のDebugからChipScope Integrated Controller をダブルクリックした。

４８．ダイアログが出るのでOKボタンをクリックした。

４９．chipscope_icon_0 の設定ダイアログが開く。デフォルト値のままOKボタンをクリックした。

５０．chipscope_icon_0 がXPSに表示された。

これで、axi_interconnect_1, axi_gpio_0, axi_timer_0, chipscope_axi_monitor_0, chipscope_icon_0がXPSに入った。

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた３（IPの設定）”に続く。

2012年09月07日 05:34 |
ZedBoard
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WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた１（XPSプロジェクトの生成）

今回は、”ZedBoard: Zynq-7000 AP SoC Concepts, Tools, and Techniques A Hands-On Guide to Effective Embedded System Design 8/22/2012”の次のチュートリアル、25ページからの”Chapter 3 Embedded System Design Using the Zynq Processing System and Programmable Logic”をやってみることにした。このチュートリアルはZC702ボードの”Zynq-7000（ZC702)のチュートリアル２をやってみた１（XPSプロジェクトの生成）”のチュートリアルとほとんど同じだ。ZC702ボードのチュートリアルとの違いは、WeｂPACKで行うということだ。でも、~~ChipScope Voucherがまだ来ていないので、chipscope_axi_monitor IPは組み込まないことにする。~~　ChipScope Voucherが来てライセンスをもらったので、ChiｐScopeを入れてやってみます。（2012/09/09：注）ChipScope Voucherが来てライセンスをもらう時には、Disk Serial Number でもらう必要がありました。Ethernet MACアドレスで貰うとChiｐScopeのライセンスが入ってなかったです。

今回もチュートリアルの26ページのFigure 3-1: Block Diagram を下に引用させて頂いた。

なお、前回チュートリアル、”WebPACK14.2でZedBoardのHello Worldチュートリアルをやってみた”の図はなるべく共用しようと思うので、今回の図は、プロジェクト名やファイル名などは異なる場合があるので、ご了承ください。

１．最初にPlanAhead 14.2 を立ち上げた。Create New Project をクリックした。

２．New Projectダイアログが開く。Next > ボタンをクリックした。

３．Project Name とProject location を入力した。Next > ボタンをクリックした。

４．RTL Projectを選択した。Next > ボタンをクリックした。

５．Add Sources は何も入力しなかった。Next > ボタンをクリックした。

６．Add Existing IPも何も入力しなかった。Next > ボタンをクリックした。

７．Add Constraints も何も入力しなかった。Next > ボタンをクリックした。

８．FPGAを選択した。Zynq-7000, CLG484, -1, C を選択した。Next > ボタンをクリックした。

９．Summary が表示された。Finish ボタンをクリックした。

１０．PlanAheadプロジェクトが表示された。

１１．Sourcesウインドウで右クリックメニューからAdd Sourcres... を選択した。

１２．Add or Create Embedded Sources のラジオボタンをクリックした。Next > ボタンをクリックした。

１３．Create Sub-Design... ボタンをクリックした。

１４．XPSのプロジェクト名をsystem にした。OK ボタンをクリックした。

１５．system.xmp が入っているのが見える。Finish ボタンをクリックした。

１６．Xilinx Platform Studio (XPS) が立ち上がるが、ライセンスが見つからずにエラーとなった。

１７．Design Sources の下のsystem を右クリックして、右クリックメニューからRemove File from Project... を選択して、削除した。

１８．ダイアログで、Also delete the project local file/directory from disk をチェックして、プロジェクト空だけでなく、ディスクからも削除した。

１９．もう一度、前回の１１．～１５．を行い、system.xmp を作製した。

２０．やはり、エラーダイアログが出てしまった。

２１．エラーダイアログでOKボタンをクリックすると、今度は、Xilinx License Configuration Manager が表示された。これをClose ボタンをクリックして閉じた。

２２．BSB Wizard を実行するかどうかを聞いてくるダイアログが現れた。これが前回との違いだけど、チュートリアルにこの記述はない。他にどうしようもないので、Yes ボタンをクリックした。

２３．Create New XPS Project Using BSB Wizard ダイアログが表示された。OKボタンをクリックした。ここまで進めるということはライセンスは入っていると思う。

２４．Boarad and System Selection ダイアログでは、ZC702しか選べない。後でZedBoardに変更することにして、Next >ボタンをクリックした。

２５．Peripheral Configuration は、すべてのPeripherals をRemove した。Finish ボタンをクリックした。

２６．Generate Project & Design Files... ダイアログが表示されて、プロジェクトがジェネレートされた。

２７．今回はunexpected error は出なかった。

２８．XPSプロジェクトが生成できた。ちゃんとZynqのタブもあった。

２９．ZynqタブのImportアイコンをクリックして、ZedBoardのBoard Definition File を取り込む。Board Definition File はZedBoard.org のDocumentation ページのBoard Definition File ZedBoard Rev.C.1 (zedboard_RevC_v2.xml)を使用した。

３０．Import Zynq Processing System Configuraiton の User Templete にZC702ボードのXMLファイルが入っていたので、「 X 」ボタンをクリックして消去した。次に「＋」ボタンをクリックして、zedboard_RevC_v2.xml を追加した。OKボタンをクリックした。

３１．確認のダイアログが出た。Yesボタンをクリックした。

３２．ZynqタブのI/O Peripherals の設定が２８．と違っているのがわかると思う。

”WebPACK14.2でZedBoardのPS & PLチュートリアルをやってみた２（IPの追加）”に続く。

2012年09月06日 05:59 |
ZedBoard
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XSTでインスタンスをキープする（S属性、MARK_DEBUG制約）

XSTでネット名をキープする方法にはKEEP属性があったが、ネット名をキープしてくれないことも多い。当然インスタンスも名前がなくなっている。そんな時にS属性（S制約）を指定すると、FFが残ってくれる。最適化を抑制してくれるようだ。（”13.2 XST - KEEP または S 属性が Verilog でその役割を果たさない”を参照）

(*S="TRUE"*) reg vback_porch_clk_ddr2, vback_p_clk_ddr2_node;

（2013/03/13：追記）
S属性と読んでいたものの正式名称は、”SAVE_NET_FLAG”だそうです。”制約ガイド UG625 (v. 13.4) 2012 年 1 月 18 日”の259ページに記載があります。
それによると、”未接続の信号が削除されないようにします。ネットに S 制約が設定されていない場合、ロ
ジックや I/O プリミティブに接続されていない信号はすべて削除されます。”だそうです。
hiyuh さん教えていただいて、ありがとうございました。

（MARK_DEBUG制約を追加）
”MARK_DEBUG”制約、同じマニュアルの171ページ。

true
ネットは、次のように処理されます。
– 最適化から保護されます。
– ChipScope ツールを使用したデバッグ用にマークされます。

2012年09月04日 14:04 |
XST
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Zynqの勉強1

Zynqのチュートリアルはやってきたが、Zynqのことをあまり勉強していなかったので、勉強しようと思う。

最初は、”Zynq-7000 All Programmable SoC 概要DS190 (v1.2) 2012年8月21日”という日本語のデータシートを読んでみた。英語データシートも参照した。

プロセッシングシステム (PS)
・Dual-core ARM® Cortex™-A9 Based Application Processor Unit
・CPU周波数はXC7Z010、XC7Z020は最大800MHzで、XC7Z030、XC7C045は最大1GHz。ZedBoardは－1なので666.7MHzで動作している。
・NEON™ メディア処理エンジン
・Coherent multiprocessor support
・単精度および倍精度のベクター浮動小数点ユニット (VFPU)
・タイマーと割り込み
・1次キャッシュは32KB。CPU毎に4ウェイセットアソシアティブ命令／データキャッシュ
・2次キャッシュはCPU同士共有の256KB
・オンチップブートROM
・256KBオンチップRAM（OCM) PSとPLから高速にアクセスできる。PSとPLのデータのやり取りに有効か？
・DDR3/DDR2/LPDDR2をサポートして、16ビット幅、32ビット幅のメモリをサポートするそうだ。
・1GBのアドレス空間 (DDR)
・8ビット幅のSRAMメモリインターフェイス、パラレルNORフラッシュもサポート。
・スキャッター／ギャザー対応の8チャネル・メモリコントローラー
・最大 12 のエンドポイントをサポートする 2 つのUSB2.0 OTGペリフェラル
・CAN 2.0B対応のCANバスインターフェイス2つ
・SPI x 2、UART x 2、I2C x 2、GPIO x 4
・MIO (multiplexed I/O)
・PS-PLインターフェイスは、32ビットAXIマスタ x 2、32ビットAXIスレーブ x 2、DDRやOCM(RAM) へアクセスできる高性能AXIスレーブ x 4、CPUメモリへのコヒーレントがアクセスが可能なAXIスレーブ x 1 (ACPポート）
CPUメモリへのコヒーレントなアクセスが可能ということは、CPUがキャッシュしている領域へDMAしてもキャッシュをインバリデートする必要が無いということだと思う。もしくは、CPUがライトバックキャッシュにキャッシュしているデータをDMAする時にも、CPUにキャッシュから実メモリに吐き出すコードを実行する必要がないという事だろう。この様な用途では性能が向上することが期待できる。

プログラマブルロジック (PL)
・XC7Z010、XC7Z020には入っていないが、PCI Express ブロックが入っている。
・A/Dコンバータ x 2
ZedBoardのXC7Z020は6入力LUTで、53,200個のLUT、106,400個のFF、BRAM(32Kb)は140個で560KB、DPSは220個。
AtlysボードのXC6SLX45は、27,288個のLUT、54,576個のFF、BRAM(18Kb)は116個で261KB。
ということで、AtlysボードのFPGAの約2倍の規模ということが出来る。

しかし、PSは凄いですね。使いこなすのが難しそう。ちょこちょこっとチュートリアルはできても、その先は、やるのが難しい？ブログ書いている場合じゃなく本気で開発する必要があるか？でも製作記ブログを書けるかな？今のところその気はないが、カメラは付けてみたい。

2012年09月04日 05:42 |
Zynq
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WebPACK14.2でZedBoardのHello Worldチュートリアルをやってみた３（SDK)

”WebPACK14.2でZedBoardのHello Worldチュートリアルをやってみた２（Logic EditionでXPS)”の続き。

前回はXPSプロジェクトの設定を行った。今回はSDKを使用して Hello World を Tera Term に表示する。

４０．PlanAheadプロジェクトでSourcesウインドウのsystem で右クリックメニューからCreate Top HDLを選択して、トップのHDLにファイルを生成する。

４１．sytsem_stub.v が生成された。

４２．PL部分は今回無しなので、このままハードウェアをSDKにExport する。File メニューからExprot -> Export Hardware for SDK... を選択する。

４３．Export Hardware for SDKダイアログが立ち上がる。Launch SDKのチェックボックスをチェックして、OKボタンをクリックした。

４４．SDKが立ち上がった。

なお、.tcl ファイルは、JTAGで制御する際にXMDがPSのコンフィギュレーションに使うそうだ。 ps7_init.c と ps7_init.h は、PSのコードとDDR, PLL MIOの初期化を行うそうだ。確かに、”WebPACK14.2でZedBoardのHello Worldチュートリアルをやってみた２（Logic EditionでXPS)”の３０．で読み込ませた zedboard_RevC_v2.xml を見るとその様なことが書いてある。

４５．C言語のプロジェクトを作製しよう。File メニューからNew -> Xilinx C Project を選択する。

４６．New Xilinx Project ダイアログが開く。設定はそのままにNext > ボタンをクリックした。

４７．次のダイアログが開く。Finish ボタンをクリックした。

４８．Binaries, Include, Debug, src の4つのフォルダが出来て、コンパイルも終了した。

４９．ZedBoard: Zynq-7000 AP SoC Concepts, Tools, and Techniques A Hands-On Guide to Effective Embedded System Design 8/22/2012 のPage 22 Figure 2‐10: ZedBoard Power switch and Jumper settings の通りにZedBoard のジャンパー設定を切り替えた。

５０．マイクロUSBのケーブルをZedBoard のUSB UART(J14) とJTAG(J17) に接続して、パソコンのUSBポートに接続した。

５１．電源ケーブルをZedBoard に接続した。

５２．ZedBoard の電源SWをONした。

Cypress社のUSB-UART ICのドライバがインストールされていない場合は、デバイスマネージャーからCypress社のUSB-UART ICのドライバをインストールする。インストールについては、ZedBoard.orgのDocumentation のCypress USB-to-UART Setup Guide Rev. 1.1 を参照のこと。

５３．Tera Termを立ちあげて、シリアルポートのCypress Serial に設定した。

５４．設定メニューのシリアルポートを選んで、ビットレートを設定する。

５５．シリアルポートのビットレートを115200に設定した。

５６．SDKで、hello_world_0 の右クリックメニューからRun As -> Run Configurations... を選択した。

５７．Xilinx C/C++ ELF の右クリックメニューからNew を選択した。

５８．新しくhello_world_0 Debug コンフィギュレーションが生成された。

５９．Device Initialization タブの内容。

６０．STDIO Connection タブでは、Connect STDIO to Console のチェックボックスにチェックを入れて、BAUD Rate に115200を設定した。Apply ボタンをクリックしてから、Run ボタンをクリックした。

６１．Tera Termのターミナル上に”Hello World”が表示された。

６２．実行後のSDKを下に示す。

これで、WebPACK14.2 でHello Worldを表示することが出来た。

2012年09月02日 17:59 |
ZedBoard
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映画「ひみつのアッコちゃん」を見てきました

今日は久しぶりに雨が降って、良いお湿りで良いのですが、とっても不穏な雲が出ていて、おかしな天気でした。

そんな天気ですが、奥さんと映画に行って来ました。映画「ひみつのアッコちゃん」です。ひみつのアッコちゃんは小学校の頃アニメを見てました。どんな映画に仕上がっているか？と思って見に行きました。いや～、面白かったです。抱腹絶倒。思い切り笑っちゃいました。楽しかったです。早稲田大学、算数学部あったら面白いですね？

2012年09月02日 13:37 |
日記
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WebPACK14.2でZedBoardのHello Worldチュートリアルをやってみた２（Logic EditionでXPS)

”WebPACK14.2でZedBoardのHello Worldチュートリアルをやってみた１（エラー発生）”の続き。

前回は、XPSプロジェクトを開くところでエラーになってしまった。アドバイスを元にISE14.2 WebPACKをアンインストールして、ISE14.2 Logic Edition をインストールして、WebPACKのライセンスで動かした。

前回、XPSプロジェクトでエラーが出たところで終わっているので、エラーダイアログを終了させて、PlanAheadプロジェクトに入ってしまっているsystem.xmp を削除してもう一度やり直すことにした。

１７．Design Sources の下のsystem を右クリックして、右クリックメニューからRemove File from Project... を選択して、削除した。