Vivado チュートリアル Designing with IP Lab1 １（FIFOコアの生成）

前に、Vivado IP Integrator のチュートリアルをやったが、今度は、Vivado Design Suite Tutorial Designing with IP UG939 (v 2013.2) June 26, 2013 をやっていこうと思う。カスタムIPの作り方も書いてあると思う。

まずは、Lab1 からやってみたい。

注：ライセンスの懸念からデザインファイルを使用していない。ブログを読んでいる方は、Xilinxのダウンロードサイトから ug939-design-files.zip をダウンロードしてやられたほうが良いと思う。

Lab 1: Designing with the IP Catalog

Step 1: Opening the Project

１．Vivado を立ち上げた。

２．Open Example Project から Wave (HDL) を選択した。


３．Wave のプロジェクトが立ち上がった。Project is Read-Only というダイアログが出ている。OKボタンをクリックした。


４．File メニューから Save Project As... を選択した。


５．Save Project As ダイアログが出てくるので、適当なところにセーブした。


６．これで、通常のセーブできるプロジェクトになったので、チュートリアルを進める事ができる。


Step 2: Customizing the FIFO Generator

最初に、Example Project には、これから生成する char_fifo が入っているので、一旦、char_fifo を削除します。

・Source ウインドウの IP Sources をクリックして、char_fifo をクリック。右クリックメニューから Remove File from Project... を選択した。


・Remove Sources ダイアログが出るので、Also delete the project local file/directory from disk にチェックを入れて、OKボタンをクリックした。


・char_fifo が消去できた。



７．Project Navigator ウインドウの Flow Navigator から IP Catalog を選択した。


８．Vivado 上に IP Catalog が表示された。


９．Search ボックスに fifo と入力した。fifo のキーワードの付いたIPが選択された。

１０．Memories & Storage Elements -> FIFOs から FIFO Generator を選択した。


１１．右クリックメニューから Customize IP... を選択した。


１２．Customize IP ダイアログが開いた。


１３．左上の、Show disable ports にチェックを入れると、IPで使用可能なすべてのポートが表示された。


１４．マウスの左ボタンのドラックで拡大することができる。


１５．拡大後。


１６．Show disable ports のチェックを外すと元に戻る。

１７．Documentaion をクリックすると、Product Guide などを見ることができる。


１８．IP Location をクリックすると、IPのフォルダのいちが表示される。


１９．Switch to Defaults をクリックすると、デフォルト設定に戻すことができる。


２０．実際に、Switch to Defaults をクリックするとダイアログが出てくる。


２１．Component Name に、char_fifo を入れて、Interface Type は Native に、Fifo Implementaion を Independent Clocks Block RAM とした。


２２．結果。


２３．Native Ports をクリックして、Read Mode で First Word Fall Through のラジオボタンをクリックした。

２４．Data Port Parameters でWrite Width に 8 をセットした。

２５．Read Width をクリックすると、8 に自動変更された。


２６．Status Flags タブをクリックした。


２７．Data Counts タブをクリックした。


２８．Summary タブをクリックした。OKボタンをクリックした。


２９．Generate Output Products ダイアログが開いた。Generate ボタンをクリックした。


３０．TCLスクリプトで、IPのカスタマイズやIPのデザインへの付加が行われているようだ。下で、Tcl commands タブをクリックするとTCLスクリプトの実行の様子が見える。

・create_ip コマンドは、IPを現在のプロジェクトに付加する。

・set_property コマンドは、ダイアログで設定したいろいろなコンフィギュレーションのオプションを定義する。

・generate_target コマンドは、IPコアを生成する。


”Vivado チュートリアル Designing with IP Lab1 １（FIFOコアの構成）”に続く。

AXI VDMAのシミュレーション１０（シミュレーション成功）

前の記事は、”AXI VDMAのシミュレーション９（v_axi4s_vid_outの変更）”

前回は、v_axi4s_vid_out のMPDファイルを変更して、AXI4-Stream のデータバス幅を24ビット幅から32ビット幅に変更した。
今回は、カメラ・インターフェース回路のmt9d111_inf_axi_stream のデータバス幅を24ビット幅から32ビット幅に変更する。また、v_axi4s_vid_out の vtg_sync が AXI VDMA の mm2s_fsync に接続されているが、この信号は出力されないそうなので、custom_vtc に vtg_sync を新設して、その信号を AXI VDMA の mm2s_fsync に接続する。AXI VDMAの C_USE_FSYNC パラメータがデフォルトの 1 の場合は、” Both channels in frame sync mode”で fsync を入れないとDMA転送がスタートしない。

最初に、mt9d111_inf_axi_stream.vhd の m_axis_tdata を出力するコードが手抜きだった。
最初のコードを下に示す。

m_axis_tdata <= pfifo_dout(23 downto 0);

データ幅24ビット限定のコードだったが、下のようにパラメータで変更できるように修正した。

    m_axis_tdata(23 downto 0) <= pfifo_dout(23 downto 0);
    DATA_WIDTH_EXTENTED : if C_M_AXIS_DATA_WIDTH>24 generate
        m_axis_tdata(C_M_AXIS_DATA_WIDTH-1 downto 24) <= (others => '0');
    end generate DATA_WIDTH_EXTENTED;

これで、mt9d111_inf_axi_stream_0 の XPS Core Config ダイアログの Master Stream Data Width を 32 にすれば、AXI4-Stream のデータバス幅が32ビットとなる。


次に、custom_vtc.v に vtg_sync 出力ポートを追加した。

    // vtg_sync 出力
    always @(posedge vclk) begin
        if (reset)
            vsyncx_node_1d <= 1'b0;
        else 
            vsyncx_node_1d <= vsyncx_node;
    end
    
    always @(posedge vclk) begin
        if (reset)
            vtg_sync_node <= 1'b0;
        else if (vsyncx_node == 1'b1 && vsyncx_node_1d == 1'b0)    // falling edge
            vtg_sync_node <= 1'b1;
        else
            vtg_sync_node <= 1'b0;
    end
    assign vtg_sync = vtg_sync_node;

custom_vtc.v の vtg_sync 出力を AXI VDMA の mm2s_fsync にXPS上で接続した。

後は、AXI VDMAの設定レジスタを設定後に、mm2s_fsync と s2mm_fsync が AXI VDMA に入力されるように回路を調整した。

これでシミュレーションを行ったところ、AXI4-Stream のデータバス幅が24ビットの時の AXI VDMAの m_axis_mm2s_tdata, m_axis_mm2s_tkeep, m_axis_mm2s_tuser が 'X' になる状況は改善され、シミュレーションが正常に行えるようになった。
AXI VDMA の AXI4-Stream のデータバス幅が24ビットに設定できるが、そのためのHDLコードが実装されていない気がする？

やっと実験ができるようになって嬉しい。下にシミュレーション波形を示す。下の波形は、AXI VDMA へのレジスタ設定用 AXI4 Lite アクセスを示す。約 7 usec でレジスタ設定は終了している。


次に、MM2Sを見ていこう。約 53 usec で mm2s_fsync が入って、AXI4 Master ReadをAXI VDMAが行ない、AXI4 Stream にデータを出力している。なお、シミュレーションのタイムスケールは変えていない。


最後に、S2MMを見ていこう。約 30 usec で、s2mm_fsync が入って、AXI4 Stream からカメラのデータが入ってくるので、それを AXI4 Master でメモリに書き込んでいる。


これで、シミュレーションがうまくいくことが分かったので、AXI VDMA の動作を調査しようと思う。

＃追加。ツイッターでの私のつぶやきです。
・AXI VDMA はMM2S のAXI4 Masterアクセスで、6個ずつアドレス転送を投げている。やはり、AXI4バスはこうでないとね。。。

・バースト幅は16バーストだ。AXI3のためかな?

・あれ?なんでだろう。インターコネクトかな?案外、スループットが上がらないぞ?

・わ～。楽しい。いろいろとXilinx のIPの動きが丸見えだ。。。このシミュレーションからいろいろなことが分かりそうだ。苦労した甲斐があったね。。。

・う～ん。MM2Sの方は、アドレス転送を6個連続投入しているんだから、このスループットが現在のスループットということで良いと思う。

・MM2Sでスループットの4割くらいしか使えてないのはなぜだろうか? AXI Interconnect の設定なのか?

・見ていても飽きないね。シミュレーションがとっても面白い。

・S2MMのAXI Master Write のバーストは、1つのアドレス転送に対して、1つのデータ転送で、アドレス転送を連続投入はされていない。カメラのデータレートが遅くて、帯域をあまり使っていないからだね。

・メモリモジュールは、デュアル・ポート・メモリになっているから、DDR3とかよりスループット出るね。より実際のシステムに近づけるためには、Write とReadを排他的にする必要があるか。。。

”AXI VDMAのシミュレーション１１（シミュレーション成功２）”に続く。

Vivado IP Integrator のチュートリアル（Lab2）２（Vivado Logic Analyzer）

”Vivado IP Integrator のチュートリアル（Lab2）１（SDK）”の続き。

Step 3: Connectto the Vivado Logic Analyzer

２６．Vivado の Flow Navigator から Program and Debug -> Open Hardware Session を選択する。


２７．Hardware Session が開いて、Vivado のGUI が変わってしまった。Open a new hardware target をクリックする。


２８．New Hardware Target ダイアログが開く。Next>ボタンをクリックした。


２９．Vivado CSE Server Name を聞かれた。デフォルトのままでNext>ボタンをクリックした。


３０．Hardware Targetを聞かれる。ZedBoardは登録されていないのか？ unknown と出てきてしまう。Next>ボタンをクリックした。


３１．Hardware Target のFREQUENCY を聞かれるが、デフォルトの6MHzで行くことにした。Next>ボタンをクリックした。


３２．Open Hardware Target Summary が表示された。Finishボタンをクリックした。


３３．Hardware ウインドウが表示された。


３４．Hardware ウインドウで、e Run Trigger Immediate アイコンをクリックした。


３５．hw_ila_data_1.wcfg が表示された。トリガを掛けていないので、何も表示されていない。


３６．axi_WVALID のCompare Value をクリックして、Value を 1 に変更した。つまり、axi_WVALIDが 1 になった時にトリガが掛かる。


３７．axi_WVALID のCompare Value が 1 になった。


３８．hw_ila_1 の Trigger Pos を 512 に設定する。これで、トリガが掛かった位置が波形の真ん中に来る。


３９．トリガを設定したので、Hardware ウインドウで、Run Trigger アイコンをクリックして、キャプチャを開始する。


４０．Hardware ウインドウの hw_ila_1 が Capturing になった。


４１．SDK に戻り、Resume アイコンをクリックして、ブレークポイントまで進める。


４２．99行目のブレークポイントまで進んだ。GpioOutputExample() を実行すると、AXIバス・アクセスが発生するので、その先の103行目にブレークポイントを設定する。


４３．Resume アイコンをクリックして、103行目のブレークポイントまで進める。


４４．Vivado を見ると、トリガが掛かって、波形が hw_ila_data_1.wcfg に表示された。


４５．3つのAXI Write アクセスが発生している。AWBURST やAWPORT などの信号は入っていないけど、どうなんだろうか？入らないのか？


４６．今のブレークポイントまでのTera Term の表示を示す。


４７．最後までソフトウエアを走らせた時のTera Term の表示を示す。

Vivado IP Integrator のチュートリアル（Lab2）１（SDK）

”Vivado IP Integrator のチュートリアル（Lab1）８（Export Hardware to SDK）”の続き。

Step 1: Start SDK and Create a Software Application

チュートリアルでは、SDKをスタートメニューから立ち上げているが、現在SDKが立ち上がっているので、このSDKを使ってチュートリアルを進めることにする。

・ peripheral tests applicationを生成する

１．SDKのFile メニューから New -> Application Project を選択した。


２．New Project ダイアログが開いた。Project Name に Zynq_Desgin と入力して、Next>ボタンをクリックした。


３．Peripheral Tests を選択した。Finishボタンをクリックした。


４．Build が終了した。Project Explorer に Zynq_Degin と Zynq_Desgin_bsp が見える。


Step 2: Run the Software Application

・ZedBoardの電源をONにする。

・JTAG の設定は、Auto Detect なので省略。

５．Xilinx Tools メニューから Program FPGA を選択して、Zynq にビットストリームをコンフィギュレーションする。


６．Lab1で作った回路をPLLにコンフィギュレーションするために、Program ボタンをクリックした。


７．プログレスバーが進んでいって、FPGAをプログラムしている。


８．FPGAのプログラムが終了して、ZedBoard の青色LEDのDONEランプが点灯した。

９．Project Explorer の Zynq_Degin を右クリックして、右クリックメニューから Debug As -> Debug Configurations を選択した。


１０．Xilinx C/C++ Application (GDB) を右クリックして、New を選択した。


１１．Debug ボタンをクリックした。


１２．パースペクティブをデバック用に変更するというダイアログが出る。Yesボタンをクリックした。


１３．パースペクティブをデバック用に変更された。デバックが開始され、最初のCソースの位置を表示している。


１４．一番下のウインドウで、Terminal 1タブをクリックして、Settings アイコンをクリックした。


１５．Terminal Settings ダイアログが開く。だが、Port が設定できない。


１６．デバイス マネージャーで見ると、ポートに Cypress Serial (COM3) がみえているので、これが設定できないとおかしいはず。。。


１７．代わりにTera Termを使うことにした。Tera Termを起動して、シリアルポートのラジオボタンをクリックして選択した。COM3が選ばれている。


１８．Tera Termの設定メニューからシリアルポートを選択して、設定を行った。


１９．Cソースのウインドウをクリックしてから、Navigate メニューから Go to Line... を選択した。


２０．チュートリアルの通りに 104 を入力して、OKボタンをクリックした。


２１．104行目は違う行だった。ブレークポイントを設定する行は、ピンクのアンダーラインの行だ。


２２．代わりにCソース・ウインドウに行番号を表示してみよう。Window メニューからPrefereces を選択する。


２３．Generalを展開して、Editors を展開、Text Editors をクリックする。

２４．Show line numbers にチェックを入れて、OKボタンをクリックした。


２５．そうすると行番号が表示できた。99行目の行番号表示の左側をクリックして、ブレークポイントを設定した。

Vivado IP Integrator のチュートリアル（Lab1）８（Export Hardware to SDK）

”Vivado IP Integrator のチュートリアル（Lab1）７（インプリメント）”の続き。

Step 8: Export Hardware to SDK

・最初にSynthsis と Implementation の Out of Date が出ていたので、Generate Bitstream まで再度実行した。

８０．Flow Navigator で Open Block Desgin をクリックした。


８１．zynq_design_1.bd と表示されたので、それをクリックした。


８２．File メニューのExport -> Export Hardware for SDK... を選択した。


８３．Export Hardware for SDK ダイアログが出た。Launch SDKをチェックして、OKボタンをクリックした。


８４．SDKが立ち上がった。

Raspberry Pi にCamera を付けてOpenCVで顔認識

”Raspberry Pi Camera が来ました”に書いたRaspberry Pi Camera を使ってみようとしていたら、日経Linux 2013年8月号に、Raspberry Pi + カメラモジュール + OpenCVで顔認識の記事があると知って購入しました。そして、確かめてみましたが、結論から言うとエラーが出て顔認識に失敗しました。

まずは、Raspberry Pi にカメラモジュールを取り付けました。これはコネクタに挿すだけで簡単です。


日経Linux 2013年8月号に従って設定をしていきました。
”raspistill -o imagae.jpg”コマンドを使って写真を取ることが出来ました。


更にOpenCV をインストールして設定を続けていきます。かなり面倒だったです。
さて、顔認識データを作製するところに来ました。/opt/vc/photo/prepare コマンドを使います。
ここで私の顔はなかなか顔として認識出来ませんでした。5回目でメガネを外し、バックを白一色にしてやっと認識してくれました。
下の写真が、顔認識データを作製するための顔写真です。恥ずかしいので眼の部分はぼかしてあります。


これを、/opt/vc/photo/prepare コマンドを実行すると


pic1.jpg が出来ました。


これで、camcvWin を起動して顔認識しようとしましたが、下のようなエラーが出て失敗しました。


残念です。でも、自分の顔が人間の顔として認識されて良かったです。人として認められた気がしました。何回も失敗したので、人の顔じゃないのか？と落ち込んでいたので、とっても嬉しかったですよ。。。

AXI VDMAのシミュレーション９（v_axi4s_vid_outの変更）

”AXI VDMAのシミュレーション８（とりあえず休止）”の続き。

v_axi4s_vid_outのソースを読んでみたところ、s_axis_video_tdata のデータ幅を24ビットから32ビットに簡単に変更できそうだったので、やってみることにした。

・v_axi4s_vid_out IPコアのソースをローカルのpcores フォルダにコピーして変更できるようにする。

・v_axi4s_vid_out_0 を右クリックして、右クリックメニューから Make This IP Local を選択する。


・IPをローカル・プロジェクトのpcores フォルダにコピーするというダイアログが出る。OKボタンをクリックした。


・IP Catalog のProject Loacl PCores にVideo and Image Processing が出来て、その下にAXI4-Stream to Video Out が表示された。


・プロジェクトの pcores フォルダを見たところ、v_axi4s_vid_out_v2_01_a フォルダができていた。


・MUIファイルを見ると、VID_OUT_DATA_WIDTH と C_S_AXIS_VIDEO_TDATA_WIDTH が Hidden の方に入っていた。この2つはAdd IPの時のダイアログに表示されていない。


・VID_OUT_DATA_WIDTH と C_S_AXIS_VIDEO_TDATA_WIDTH の2つを General に移動した。これで、ダイアログに表示されるはずだ。


・Project メニューから Rescan User Repositories を実行した。

・v_axi4s_vid_out_0 をダブルクリックして、ダイアログを表示したところ、、Video Output Data Width (VID_OUT_DATA_WIDTH) と AXI4-Stream TDATA Width (C_S_AXIS_VIDEO_TDATA_WIDTH) は 24 から変更することが出来なかった。


これは、MPDファイルの、”IPLEVEL_UPDATE_VALUE_PROC”と”ASSIGNMENT = UPDATE”が影響している。


これらの変数は、外部のTCLファイルから変更されて、ユーザーが定義することができなくなっている。よって、この項を削除すれば良い。


・Project メニューから Rescan User Repositories を実行した。

・・v_axi4s_vid_out_0 をダブルクリックして、ダイアログを表示したところ、Video Output Data Width と AXI4-Stream TDATA Width は 24 から変更することができるようになった。


・Video Output Data Width と AXI4-Stream TDATA Width を 32 に変更した。


・axi_vdma_0 のM_AXIS_MM2S のデータバス幅も32ビットに変更した。


これで、MM2Sのデータバス幅が32ビットになった。

”AXI VDMAのシミュレーション１０（シミュレーション成功）”に続く。

Vivado IP Integrator のチュートリアル（Lab1）７（インプリメント）

”Vivado IP Integrator のチュートリアル（Lab1）６（Setup Debug）”の続き。

Step 7: Implement Design and Generate Bitstream

７３．Flow Navigator の Program and Debug のGenerate Bitstream をクリックした。


７４．No Implementation Results Available ダイアログが開く。Yesボタンをクリックした。


・synthesis out-of-date だったので、Synthesis が始まった。

７５．インプリメントが終了して、Bitstream Generation Completed ダイアログが出た。Open Implemented Design のラジオボタンが選択されているので、そのままOKボタンをクリックした。


７６．Synthesized Design を閉じて、Implemented Desgin を表示するというダイアログが出た。Yes ボタンをクリックした。


７７．Implementation is Out-of-data ダイアログが出た。Yes ボタンをクリックした。


７８．Implemented Design が開いた。Netlistウインドウを見ると、dgb_hub や u_ila_0 も見えた。


７９．なお、IOのピンアサインが不安だったので、Layout メニューからI/O Planning を選択した。I/O Ports を見たところ、leds_8bits_tri_o もアサインされていた。最初にZedBoardを選択したので、ピンアサインも問題ないようだ。


”Vivado IP Integrator のチュートリアル（Lab1）８（Export Hardware to SDK）”に続く。

Parallella-16 ボードを購入

Parallella-16ボードと電源アダプタ、ケーブルを購入しました。10月に来るそうです。
Parallella-16ボードが$99 で、Zynq 7010が付いています。下に仕様を示します。

Specifications:

Xilinx Zynq®-7000 All Programmable SoC (XC7Z010) with Dual Core ARM A9 CPU
Epiphany III (16-core CPU Accelerator)
1GB DDR3 SDRAM
128Mb Quad-SPI flash
Ethernet 10/100/1000
Micro HDMI connection
Micro SD Card Slot
Micro USB 2.0 (two)
Dimensions are 3.4'' x 2.1''

GPIO無しを買いました。JTAGはソケットのパターンに出ているということなので、線でつないでJTAGケーブルを接続しようと思います。

電源アダプタ、ケーブルは$39 です。

Subtotal : $138.00 USD
Shipping : $20.00 USD
Total : $158.00 USD

でした。

Vivado IP Integrator のチュートリアル（Lab1）６（Setup Debug）

”Vivado IP Integrator のチュートリアル（Lab1）５（Generate HDL Design Files）”の続き。

Step 5: Assign Signals to Debug

５８．IP Integrator のデザインを生成したので、Flow Navigator の Run Synthesis をクリックした。


５９．Save Project ダイアログが出た。Save ボタンをクリックした。


・Synthesis が始まった。

６０．Synthesis が終了して、Synthesis Completed ダイアログが出た。Open Synthesized Design ラジオボタンをチェックして、OKボタンをクリックした。


６１．Synthesized Design が開いた。


６２．Window メニューからDebug を選択した。


６３．Debug ウインドウが開いた。すべての信号が、Unassigned Debug Nets に入っていた。


Step 6: Assign Debug Net to an ILA Core

６４．Debug ウインドウの左下の Set up Debug アイコンをクリックした。


６５．Set up Debug ダイアログが出た。Next> ボタンをクリックした。


６６．Specify Nets to Debug ダイアログが出た。ピンクの四角で囲った部分のクロック・ドメインが抜けいている。


６７．Ctrl-Aを押して、すべて信号を選択する。右クリックして、右クリックメニューから Select Clock Domain を選択した。


６８．Select Clock Domain ダイアログが開いた。zynq_design_1_i/processing_system7_1/FCLK_CLK0 を選択して、OKボタンをクリックした。


６９．Clock Domain の空いていたところにFCLK_CLK0 が入った。Next>ボタンをクリックした。


７０．Set up Debug Summary ダイアログが開いた。Finish ボタンをクリックした。


７１．６３．では、すべての信号が Unassigned Debug Nets に入っていたが、Assigned Debug Nets に入った。


７２．Save Constraints アイコンをクリックして、デバックコアを入れた後のデザインをセーブした。


”Vivado IP Integrator のチュートリアル（Lab1）７（インプリメント）”に続く。

Vivado IP Integrator のチュートリアル（Lab1）５（Generate HDL Design Files）

”Vivado IP Integrator のチュートリアル（Lab1）４（Using MARK_DEBUG）”の続き。

Step 4: Generate HDL Design Files

５２．Sourceウインドウの Design Sources の zynq_desgin_1 を右クリックして、右クリックメニューから、Generate Output Products を選択した。


５３．Manage Output Productsダイアログが開いた。OKボタンをクリックした。


５４．終了後のSourceウインドウの表示を示す。


５５．Sourceウインドウの Design Sources の zynq_desgin_1 を右クリックして、右クリックメニューから、Create HDL Wrapper を選択した。


５６．zynq_design_1_wrapper.vhd が生成されて、プロジェクトにコピーされたというダイアログが出た。OKボタンをクリックした。


５７．zynq_design_1_wrapper.vhd が表示されている。leds_8bits_tri_o が8ビット出力されている。gpio_rtl は、o, t, i がそれぞれ32ビットずつある。これではZedBoard に合わない。


axi gpio を生成する所で、チュートリアルと実際にやってみたことが合わなかったが、ZedBoard に合わせて修正を試みるか？それとも一旦行けるところまで行ってから修正を試みるかを考えてみようと思う。

”Vivado IP Integrator のチュートリアル（Lab1）６（Setup Debug）”に続く。

（2013/07/23：ZedBoard の選択をミスっていたので、全面的に修正した）

Vivado IP Integrator のチュートリアル（Lab1）４（Using MARK_DEBUG）

前の記事は、”Vivado IP Integrator のチュートリアル（Lab1）３（IP Integrator デザインの生成２）”

Step 3: Using MARK_DEBUG

今回は、デバックするために、ILAコアで観察する信号をマークする。

４１．processing_system7_1_axi_periph とGPIOコアの axi_gpio_1 間のAXIバスをMark Debug する。


４２．Design Hierarchyビューを見ると、processing_system7_1_axi_periph_m00_axi にデバックマークが付いていた。


・デザインのタイトルを入れる。

４３．IP integrator diagram の空いている所で右クリック、右クリックメニューから Create Comment を選択した。


４４．Enter your comments here と出てきた。


４５．”Zynq Example Design”と入力した。


４６．タイトルのフォーマットを変更する場合は、タイトルを右クリックして、右クリックメニューから Format Comment を選択する。


４７．Format Comment ダイアログが開いた。Text size: を 14 に設定した。


４８．デザインをセーブする。File メニューから Save Block Design を選択して、IP Integrator Diagram をセーブした。


４９．アドレスタブをクリックすると、AXI GPIO と AXI BRAM Controller のアドレスがマップされている。


５０．Validate Designアイコンをクリックして、デザイン・ルール・チェックを行う。


５１．デザイン・ルール・チェックが終了して、Validation successful が表示された。OKボタンをクリックした。


”Vivado IP Integrator のチュートリアル（Lab1）４（Generate HDL Design Files）”に続く。

（2013/07/23：ZedBoard の選択をミスっていたので、全面的に修正した）

お祭り（電飾お神輿大集合）

昨日は午前中の内もみをしました。内もみとは、地区内をお神輿をもみながら、お祓いをしておひねりを頂くことです。午前中行います。下が内もみ中に休憩しているところの写真です。


夜は大人神輿と各地区の神輿と一緒に渡御します。賑やかですよ。下に、動画を貼っておくので、見て下さい。電飾お神輿がみものです。終わりの方で、私の作ったアクリルサインがお神輿の上で輝いているのが、見えます。しかし、もう少し大きいと良かったです。。。


お神輿の担ぎ棒の上に人が乗っています。


他のお神輿の照明は、クリスマスツリー照明用LEDだと思いますが、派手です。私のアクリルサインも、もっと派手になるように点灯プログラムを変更しようと思います。

Vivado IP Integrator のチュートリアル（Lab1）３（IP Integrator デザインの生成２）

”Vivado IP Integrator のチュートリアル（Lab1）２（IP Integrator デザインの生成１）”の続き。

２１. Vivado IP integrator diagramウインドウ内で、右クリックメニューから Add IP... を選択した。

２２．ダイアログの検索フィールドに、gpi と入力すると、AXI GPIO が表示されたので、キーボードのEnter キーを押した。


２３．Diagram ウインドウに、axi_gpio_1 が追加された。（ちなみに、Diagram ウインドウはフローリングにすることができる）


２４．同様に、axi_bram_ctrl_1 (AXI BRAM Controller) と blk_mem_gen_1 (Block Memory Generator) を追加した。


・Customize Instantiated IP

２５．blk_mem_gen_1 (Block Memory Generator) をダブルクリックして、Customize Block を行う（右クリックメニューから Customize Block を選択するのも可）

２６．Re-customize IP ダイアログが開いた。


２７．Basic タブで、Mode は BRAM Controller になっているので、Memory Type を True Dual Port RAM に変更した。OKボタンをクリックした。


２８．blk_mem_gen_1 (Block Memory Generator) がDual Port に変更された。


・各IPをドラッグアンドドロップで移動することができる。

・axi_bram_ctrl_1 (AXI BRAM Controller) と blk_mem_gen_1 (Block Memory Generator) 間のポートを接続する。

２９．axi_bram_ctrl_1 (AXI BRAM Controller) のBRAM_PORTA にカーソルを近づけると、カーソルが鉛筆型に変化するので、その状態でポートをクリックして、ドラックすると線が引ける。

３０．axi_bram_ctrl_1 (AXI BRAM Controller) の BRAM_PORTAを、blk_mem_gen_1 (Block Memory Generator) のBRAM_PORTAに接続した。同様に、BRAM_PORTB同士も接続した。


・Use Block Designer Assistance

Block Designer Assistance は、AXI GPIO , AXI BRAM Controller とZynq-7000 PSの接続を補助する。

３１．Run Connection Automation をクリックして、/axi_gpio_1/s_axi を選択する。


３２．Run Connection Automation ダイアログが開いた。マスタとスレーブを接続するそうだ。OKボタンをクリックした。


３３．proc_sys_reset や processing_system7_1_axi_periph が自動的に追加され、配線された。（凄い。。。）


３４．もう一度、Run Connection Automation を選択して、/axi_gpio_1/gpio を選択した。


３５．Run Connection Automation ダイアログが開いた。外部インターフェースを作るそうだ。ZedBoard のGPIO がリストされている。leds_8bits を選択して、OKボタンをクリックした。



 

３６．leds_8bits が出来た。


３７．再度、Run Connection Automation を選択した。今度は、/axi_bram_ctrl_1/S_AXI を選択した。


３８．Run Connection Automation ダイアログが開いた。マスタとスレーブを接続するそうだ。OKボタンをクリックした。


３９．/axi_bram_ctrl_1/S_AXI が接続された。


・今のプロジェクトには、AXI GPIOとAXI BRAM Controller の2つのIPが入っているが、IP Integrator は自動的にメモリマップをしてくれるそうだ

４０．しかし、AXI BRAM Controller のメモリマップのRange が4k なので、64Kに修正した。




”Vivado IP Integrator のチュートリアル（Lab1）４（Using MARK_DEBUG）”に続く。

（2013/07/23：ZedBoard の選択をミスっていたので、全面的に修正した）

Vivado IP Integrator のチュートリアル（Lab1）２（IP Integrator デザインの生成１）

”Vivado IP Integrator のチュートリアル（Lab1）１（Vivado プロジェクトの生成）”の続き。

１１．Flow Navigator ウインドウで、Create Block Design をクリックした。


１２．Create Block Design ダイアログで、Design name を指定した。


１３．zynq_design_1 のDiagram が開いた。


１４．Vivado IP integrator diagramウインドウ内で、右クリックメニューから Add IP... を選択した。


１５．IPを選択するダイアログが出た。Seach に zynq と入力したところ、2つの選択肢が残った。


・ちなみにチュートリアルと同じフォーマットにするには、IPを選択するダイアログのName の右の位置を右クリックして、右クリックメニューから選択すれば良いようだ。


１６．ZYNQ7 Processing System を選択して、キーボードのEnter キーを押した。


１７．ZYNQ7 Processing System がIPとして入った。Run Block Automation をクリックした。


１８．/processing_system_1 が出てきたので、それをクリックした。


１９．Run Block Automation ダイアログが出た。FIXED_IO and DDR の外部インターフェースを生成するそうだ。OKボタンをクリックした。


２０．FIXED_IO and DDR の外部インターフェースが生成された。


”Vivado IP Integrator のチュートリアル（Lab1）３（IP Integrator デザインの生成２）”に続く。

電飾お神輿

電飾お神輿の写真を撮って来ました。中学生が担ぐお神輿です。


明るい時なので、目立たないですが、暗いと綺麗だと思います。去年作ったアクリルサインも付いていますよ。
それから、これは +5V系の電源しか入れていないので、+12V系も電源を入れるともっとド派手になります。。。

動画も貼っておきます。


また夜に撮影してきます。

（追加です）

Vivado IP Integrator のチュートリアル（Lab1）１（Vivado プロジェクトの生成）

Vivado IP Integrator のチュートリアルをやってみたいと思う。
参照するチュートリアルは、”Vivado Design Suite Tutorial: Embedded Processor HardwareDesignUG940 (v 2013.2) June 19, 2013”だ。
日本語の”Vivado Design Suite ユーザーガイド IPを使用した設計 UG896 (v2013.1) 2013 年 3 月 20 日”もとっても参考になるが、Zynqのチュートリアルである前者のチュートリアルをやってみたいと思う。
とりあえず、チュートリアル中の”Lab 1: Programming a Zynq-7000 Processor ”をやってみる。ZC702のチュートリアルだが、ZedBoardに変換してみたいと思う。

Lab1では、Zynq-7000の ARMプロセッサ (PS) とAXIインターコネクト経由で、GPIOとAXI BRAM Controller を使うそうだ。
使用するのは、Vivado 2013.2

１．Vivado 2013.2 を立ち上げる。

２．Create New Projectをクリックした。


３．Next > をクリックした。


４．プロジェクト名を入力して、Next > をクリックした。


５．Project Type ダイアログで、RTL Projectのラジオボタンがクリックされていることを確認して、Next > をクリックした。


６．Add Sources ダイアログで、Target language をVHDLに変更して、Next > をクリックした。


７．Add Existing IP ダイアログで、入れるものが無いので、Next > をクリックした。


８．Add Constraints ダイアログでも、入れるものが無いので、Next > をクリックした。


９．Default Part ダイアログで、Specify でBoard を選択して、下のリストからZedBoard を選択した。Next > をクリックした。


１０．New Project Summary ダイアログが表示された。Finish をクリックした。


１１．Vivado が立ち上がった。


”Vivado IP Integrator のチュートリアル（Lab1）２（IP Integrator デザインの生成１）”に続く。

（2013/07/23：ZedBoard の選択をミスっていたので、全面的に修正した）

AXI VDMAのシミュレーション８（とりあえず休止）

”AXI VDMAのシミュレーション７（v_axi4s_vid_out）”の続き。

いろいろとAXI VDMAのシミュレーションのために頑張ってきたが、どうやら AXI VDMAの m_axis_mm2s_tdata, m_axis_mm2s_tkeep, m_axis_mm2s_tuser が 'X' になる状況は解決できないようだ。

ISimには、信号のドライバを表示する機能がある。
信号名のところで右クリックして、Show Drivers を選択する。


すると、Console にその信号を出力しているHDLソースの行番号が表示される。

ISim> 
# show driver {/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tlast}
Driver for /system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tlast
    '0'    : /system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/:1414
          in File "C:/HDL/Xilinx/14.5/ISE_DS/EDK/hw/XilinxProcessorIPLib/pcores/axi_vdma_v5_04_a/hdl/vhdl/axi_vdma.vhd" Line 1414

だが、m_axis_mm2s_tdata と m_axis_mm2s_tkeep は no drivers と表示されている。つながっている信号がないようだ。

# show driver {/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tdata}
/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tdata has no drivers.
ISim>
# show driver {/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tkeep}
/system_top_tb/uut/system_i/axi_vdma_0/axi_vdma_0/m_axis_mm2s_tkeep has no drivers.

AXI VDMAのVHDLソースを少し読んでみたが、Memory Mapped DMA のAXI Master アクセスとAXI Stream のデータバスのビット幅が同じ場合と異なる場合は、if generate を使って回路を切り分けてあるようだ。今回のプロジェクトでは、AXI Master側のデータバスが32ビット幅、AXI Stream 側のデータバスが24ビット幅というように幅が異なっている。この場合にバグがある、もしくはISimがうまくエラボレート出来ていないということが考えられる。（注：あくまで推測です）

同じバス幅では、ANALOG DEVICESのリファレンス・デザインが動作しているので、AXI Master アクセスとAXI Stream のデータバスのビット幅が同じ場合は問題ないと思う。
同じバス幅に戻してやってみようと思うが、v_axi4s_vid_out が32ビット幅にならないようだ。従って、v_axi4s_vid_out を自分で作る必要がありそうだ。

このように面倒なので、とりあえず、このプロジェクトは休止して、Vivado のIP Integrator のチュートリアルをやってみたい。時期を逃してしまうかもしれないので、雰囲気だけでも掴みたいと思っている。

”AXI VDMAのシミュレーション９（v_axi4s_vid_outの変更）”に続く。

AXI VDMAのシミュレーション７（v_axi4s_vid_out）

”AXI VDMAのシミュレーション６（reg_set_axi_lite_master のバグ）”の続き。

今回の休みはお祭りのお神輿の準備で忙しく、AXI VDMAのシミュレーションが出来なかった。まだまだおかしいところがある。

v_axi4s_vid_outだが、AXI4 Stream の s_axis_video_tdata と s_axis_video_tuser の値が X になっている。これは、AXI VDMA のMM2S AXI4 Streamの同じ信号が X なのが原因だ。

それに、custom_vtc から来ている vtg信号は入っているが、video 信号に出力が出ていない。


やはり、すべてのモジュールをISimに入れて、原因を調査していくことにする。

ある程度、モジュール同士の配線がうまく行ったら、シミュレーションが遅すぎるので、ISimでCo-Simulation を出来ればやってみた。VSYNCが出るので、数時間かかるので、とっても遅いのだ。今回のプロジェクトでは、シミュレーション用にPLLは使っていないので、ちょうど良いはずだ。

モンスターズ・ユニバーシティ（映画）を見て来ました

最近、中学生のお神輿の電飾をしていて忙しいですが、午後に奥さんと下の娘とモンスターズ・ユニバーシティ（映画）を見て来ました。

モンスターズ・インクのマイクとサリーが仲良くなったきっかけが描かれています。面白かったんですが、モンスターズ・インクほどじゃない気がしました。続編は本編よりも面白くないという法則に従っている気がします。その法則が外れたのが、トイ・ストーリー3だと思っています。

AXI VDMAのシミュレーション６（reg_set_axi_lite_master のバグ）

”AXI VDMAのシミュレーション５（こんどこそシミュレーション）”の続き。

最初に、AXI VDMAの設定レジスタに設定値を入れる必要がある。それにはどうするかというと、reg_set_axi_lite_master IPの vdma_reg_set.txt に設定するレジスタのアドレスと設定データを書いて、AXI VDMAの設定レジスタに書き込む必要がある。（詳しくは、”AXI VDMAのレジスタ設定用AXI Lite Master IPの作製２（シミュレーション）”を参照）

reg_set_axi_lite_master IPの AXI VDMAの設定レジスタに設定値を入れるために、AXI Master Lite で AXI Interconnect に書いている部分のシミュレーション波形を下に示す。


ピンクの四角で囲った、AXI Write のアドレス・チャネルとデータ・チャネルの転送が終了した後のレスポンス・チャネルの応答が黄色の四角で囲った部分になる。だいぶ間が離れてしまっている。レスポンス・チャネルの応答が完了する前に、その次の AXI Write のアドレス・チャネルとデータ・チャネルの転送を行なっている。複数の転送を行えるようになっていないので、バグということになる。

レスポンス・チャネルの応答が完了するまで、アドレス・チャネルとデータ・チャネルの転送をWaitするようにHDLを変更した。（なお、カスタムIPのHDLソースを変更した場合は、XPSプロジェクトでネットリストを削除して、ネットリストを再度生成してからISimでコンパイルしないと変更が反映されない。時間がかかるので、単体で十分にテストしたほうが幸せである）


reg_set_axi_lite_master IPは、問題無いだろうと思う。

VHDLのmath_realパッケージを使用した sin() と cos() の計算

sin() と cos() の演算を VHDL の math_real パッケージを使用してやってみたので、忘れないようにブログに書いておく。

sin() と cos() の VHDL での表現方法は、符号1ビット、整数部1ビット、小数部8ビットとする。2π/16 の 0 ～ 7 番目までの値を、math_realパッケージを使って real で求めるが、XSTでは、realを扱えないので、固定小数点に変換する。

下にサンプル回路を示す。これは、cos_sel, sin_sel に番号を入力することで、cos(), sin() の求める値を、それぞれ表示する。

-- COS(), SIN() Test (cos_sin_test.vhd)
-- COS(), SIN() 符号1ビット、整数部1ビット、小数部8ビット
-- output は 256倍にしてある

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_misc.all;
use ieee.math_real.all;

entity cos_sin_test is
    port(
        cos_sel : in std_logic_vector(2 downto 0);
        sin_sel : in std_logic_vector(2 downto 0);
        cos_output : out std_logic_vector(9 downto 0);
        sin_output : out std_logic_vector(9 downto 0)
    );
end cos_sin_test;

architecture RTL of cos_sin_test is
-- 符号1ビット、整数部1ビット、小数部8ビット
constant cos0_16 : std_logic_vector := std_logic_vector(to_signed((integer(cos((2.0*MATH_PI)*0.0/16.0) * 256.0)),10));
constant cos1_16 : std_logic_vector := std_logic_vector(to_signed((integer(cos((2.0*MATH_PI)*1.0/16.0) * 256.0)),10));
constant cos2_16 : std_logic_vector := std_logic_vector(to_signed((integer(cos((2.0*MATH_PI)*2.0/16.0) * 256.0)),10));
constant cos3_16 : std_logic_vector := std_logic_vector(to_signed((integer(cos((2.0*MATH_PI)*3.0/16.0) * 256.0)),10));
constant cos4_16 : std_logic_vector := std_logic_vector(to_signed((integer(cos((2.0*MATH_PI)*4.0/16.0) * 256.0)),10));
constant cos5_16 : std_logic_vector := std_logic_vector(to_signed((integer(cos((2.0*MATH_PI)*5.0/16.0) * 256.0)),10));
constant cos6_16 : std_logic_vector := std_logic_vector(to_signed((integer(cos((2.0*MATH_PI)*6.0/16.0) * 256.0)),10));
constant cos7_16 : std_logic_vector := std_logic_vector(to_signed((integer(cos((2.0*MATH_PI)*7.0/16.0) * 256.0)),10));
constant sin0_16 : std_logic_vector := std_logic_vector(to_signed((integer(sin((2.0*MATH_PI)*0.0/16.0) * 256.0)),10));
constant sin1_16 : std_logic_vector := std_logic_vector(to_signed((integer(sin((2.0*MATH_PI)*1.0/16.0) * 256.0)),10));
constant sin2_16 : std_logic_vector := std_logic_vector(to_signed((integer(sin((2.0*MATH_PI)*2.0/16.0) * 256.0)),10));
constant sin3_16 : std_logic_vector := std_logic_vector(to_signed((integer(sin((2.0*MATH_PI)*3.0/16.0) * 256.0)),10));
constant sin4_16 : std_logic_vector := std_logic_vector(to_signed((integer(sin((2.0*MATH_PI)*4.0/16.0) * 256.0)),10));
constant sin5_16 : std_logic_vector := std_logic_vector(to_signed((integer(sin((2.0*MATH_PI)*5.0/16.0) * 256.0)),10));
constant sin6_16 : std_logic_vector := std_logic_vector(to_signed((integer(sin((2.0*MATH_PI)*6.0/16.0) * 256.0)),10));
constant sin7_16 : std_logic_vector := std_logic_vector(to_signed((integer(sin((2.0*MATH_PI)*7.0/16.0) * 256.0)),10));
begin
    process(cos_sel) begin
        case cos_sel is
            when "000" =>    cos_output <= cos0_16;
            when "001" =>    cos_output <= cos1_16;
            when "010" =>    cos_output <= cos2_16;
            when "011" =>    cos_output <= cos3_16;
            when "100" =>    cos_output <= cos4_16;
            when "101" =>    cos_output <= cos5_16;
            when "110" =>    cos_output <= cos6_16;
            when others =>    cos_output <= cos7_16;
        end case;
    end process;
    
    process(sin_sel) begin
        case sin_sel is
            when "000" =>    sin_output <= sin0_16;
            when "001" =>    sin_output <= sin1_16;
            when "010" =>    sin_output <= sin2_16;
            when "011" =>    sin_output <= sin3_16;
            when "100" =>    sin_output <= sin4_16;
            when "101" =>    sin_output <= sin5_16;
            when "110" =>    sin_output <= sin6_16;
            when others =>    sin_output <= sin7_16;
        end case;
    end process;
    
end RTL;

テストベンチを書いてシミュレーションしてみた。テストベンチを下に示す。

`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   11:06:54 07/12/2013
// Design Name:   cos_sin_test
// Module Name:   D:/HDL/FndISEWork/Kintex-7/TED_K7/test/cos_sin_test/cos_sin_test_tb.v
// Project Name:  cos_sin_test
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: cos_sin_test
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module cos_sin_test_tb;

    // Inputs
    reg [2:0] cos_sel;
    reg [2:0] sin_sel;

    // Outputs
    wire [9:0] cos_output;
    wire [9:0] sin_output;

    // Instantiate the Unit Under Test (UUT)
    cos_sin_test uut (
        .cos_sel(cos_sel), 
        .sin_sel(sin_sel), 
        .cos_output(cos_output), 
        .sin_output(sin_output)
    );

    initial begin
        $monitor("%h %b %b", cos_sel, cos_output, sin_output);
        
        // Initialize Inputs
        cos_sel = 0;
        sin_sel = 0;

        // Wait 100 ns for global reset to finish
        #100;
        cos_sel = 1;
        sin_sel = 1;
      
        #100;
        cos_sel = 2;
        sin_sel = 2;
      
        #100;
        cos_sel = 3;
        sin_sel = 3;
      
        #100;
        cos_sel = 4;
        sin_sel = 4;
      
        #100;
        cos_sel = 5;
        sin_sel = 5;
      
        #100;
        cos_sel = 6;
        sin_sel = 6;
      
        #100;
        cos_sel = 7;
        sin_sel = 7;
      
        #100;
        // Add stimulus here
    end
    
    initial    $monitor("%h %b %b", cos_sel, cos_output, sin_output);

endmodule

Project Navigator 14.6でプロジェクトを作成して、ISimでシミュレーションを行った。


出てきた値をExcelで解析してみた。浮動小数点数で計算した cos(), sin() と固定小数点の cos(), sin() では、どのくらいの差があるかを計算で求めた。


インプリメントも出来た。ピンを配置していないので、BitGenはエラーだったが、インプリメントは成功した。IOを除けば、LUT8個のみを使用している。


hiyuh さんに教えて頂いたパラメタライズなVHDLコード例を貼っておく。なお、仕様の違いから私が一部修正させて頂いた。
hiyuh さん、教えて頂いてありがとうございました。今後とも宜しく、お願いします。

-- COS(), SIN() Test (cos_sin_test.vhd)
-- COS(), SIN() 符号1ビット、整数部1ビット、小数部8ビット
-- output は 256倍にしてある
 
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
-- use ieee.std_logic_misc.all; -- NOTE: std_logic_misc is a legacy POS from Synopsys.
use ieee.math_real.all;
 
entity cos_sin_test is
        -- FIXME: In VHDL-2002, predefined integer should be in [+(2**31)-1, -(2**31)+1] .
        --        To restrict upper bound of SW and OW is worth to consider.
        generic (
                SW : integer range 1 to integer'high :=  3;
                OW : integer range 2 to integer'high := 10
        );
    port(
        -- NOTE: Do not hard code any bit width for future use.
        cos_sel    : in  std_logic_vector(SW-1 downto 0);
        sin_sel    : in  std_logic_vector(SW-1 downto 0);
        cos_output : out std_logic_vector(OW-1 downto 0);
        sin_output : out std_logic_vector(OW-1 downto 0)
    );
begin -- NOTE: Do not be lazy for typing "begin".
end entity cos_sin_test; -- NOTE: Do not be lazy for typing "entity".
 
architecture RTL of cos_sin_test is
-- NOTE: Calculate them into constant LUTs using SW and OW.
        type tLUT is array (0 to 2**SW-1) of std_logic_vector(OW-1 downto 0);
        pure function fCOS_LUT (
                iDUMMY : boolean -- NOTE: Dummy argument for stupid simulator/synthesizer.
        ) return tLUT is
                variable vCOS     : real;
                variable vCOS_LUT : tLUT;
        begin
                F_COS_LUT : for vSEL in tLUT'range loop
                        -- NOTE: Use round for better accuracy.
                        vCOS := round(cos(2.0 * MATH_PI * real(vSEL) / real(2**(SW+1))) * real(2**(OW-2)));
                        -- NOTE: Consider cos(...) = 1.0.
                        -- FIXME: Enlarge OW scheme if you don't like this clamp which produces a bit of
                        --        distortion at specific arguments.
                        vCOS_LUT(vSEL) := std_logic_vector(to_signed(integer(vCOS), OW));
                end loop F_COS_LUT;
                return vCOS_LUT;
        end function fCOS_LUT;
        pure function fSIN_LUT (
                iDUMMY : boolean -- NOTE: Dummy argument for stupid simulator/synthesizer.
        ) return tLUT is
                variable vSIN     : real;
                variable vSIN_LUT : tLUT;
        begin
                F_SIN_LUT : for vSEL in tLUT'range loop
                        -- NOTE: Use round for better accuracy.
                        vSIN := round(sin(2.0 * MATH_PI * real(vSEL) / real(2**(SW+1))) * real(2**(OW-2)));
                        -- NOTE: Consider sin(...) = 1.0.
                        -- FIXME: Enlarge OW scheme if you don't like this clamp which produces a bit of
                        --        distortion at specific arguments.
                        vSIN_LUT(vSEL) := std_logic_vector(to_signed(integer(vSIN), OW));
                end loop F_SIN_LUT;
                return vSIN_LUT;
        end function fSIN_LUT;
        constant cCOS_LUT : tLUT := fCOS_LUT(true);
        constant cSIN_LUT : tLUT := fSIN_LUT(true);
begin
  cos_output <= cCOS_LUT(to_integer(unsigned(cos_sel)));
  sin_output <= cSIN_LUT(to_integer(unsigned(sin_sel)));
end architecture RTL; -- NOTE: Do not be lazy for typing "architecture".

インプリメントとシミュレーションでのRAM及びROMの初期値

今回のプロジェクトでは、AXI VDMAのレジスタを設定するコントローラ (reg_set_axi_lite_master.v) で、AXI VDMAのアドレスと設定値を保存しておくテキストファイル vdma_reg_set.txt の値を使用して、AXI4 Lite Masterアクセスを行う予定だ。
vdma_reg_set.txtは、reg_set_axi_lite_master.vと同じフォルダに置いてある。（”AXI VDMAのレジスタ設定用AXI Lite Master IPの作製２（シミュレーション）”参照）


この状態でVDMA_testプロジェクト全体をインプリメントすると、BRAMに初期値が入る。


このまま、ISimでシミュレーションを行うと、rom の初期値は入っていない。


プロジェクトのトップフォルダに vdma_reg_set.txt を置いた。


シミュレーションを行ったところ、rom に初期値がロードされた。


ISimの場合、BRAMの初期値ファイルはプロジェクトのトップフォルダに置く必要があり、インプリメントの時には、初期値ファイルを呼んでいるVerilog HDLファイル (reg_set_axi_lite_master.v) と同じフォルダに置く必要がある。これは、あくまでデフォルトの状態であり、オプションでフォルダをできるのかもしれないが、気をつけておく必要があると思う。

AXI VDMAのシミュレーション５（こんどこそシミュレーション）

前回、”AXI VDMAのシミュレーション４（インプリメント）”でインプリメントをしてみたので、こんどこそISim14.5でシミュレーションを行った。

まずは、XPSプロジェクトのトップファイルを生成した。（2013/07/12：前のブログでトップファイルは生成していました）

次に、テストベンチを生成して、修正して、完成した。

Project Navigator をSimulation モードにして、Simulate Behavioral Model をクリックしてシミュレーションを開始した。そうするとエラーで停止してしまった。


エラーの内容を下に示す。

ERROR:HDLCompiler:1654 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/test/VDMA_test2/system_mt9d111_inf_axi_stream_0_wrapper.v" Line 49: Instantiating from unknown module

mt9d111_inf_axi_streamが見つからないとエラーのようだ。ネットを検索してみたが該当するものが見つからなかった。

もしかしてと思い、mt9d111_inf_axi_stream_v2_1_0.pao ファイルの内容を見ると以下のように書いてあった。

lib mt9d111_inf_axi_stream_v1_00_a mt9d111_inf_axi_stream.vhd vhdl
lib mt9d111_inf_axi_stream_v1_00_a pixel_fifo.v verilog
lib mt9d111_inf_axi_stream_v1_00_a mt9d111_cam_conts.v verilog

mt9d111_inf_axi_stream.vhd を先に書いてあるので、これがまずいのかもしれない。インプリメントは通っても、ISim でのシミュレーションは通らないのでないか？という仮説のもとに順番を変更した。

lib mt9d111_inf_axi_stream_v1_00_a pixel_fifo.v verilog
lib mt9d111_inf_axi_stream_v1_00_a mt9d111_cam_conts.v verilog
lib mt9d111_inf_axi_stream_v1_00_a mt9d111_inf_axi_stream.vhd vhdl

これでセーブして、XPSプロジェクトでRescanして、すべてのファイルを消去してから、もう一度、Simulate Behavioral Model をクリックしてシミュレーションを開始した。

コンパイルが完了して、ISimが起動した。


やった～。ISimによるシミュレーションが成功した。

インプリメント時には問題ない PAOファイルのファイルの順番は、ISimによるシミュレーション時には問題になることがある。その場合に、階層が下のファイルを最初にPAOファイルに記述して、階層が最上位のファイルは最後にPAOファイルに書く必要があるようだ。

さて、今回はISimが起動して、シミュレーションができるかどうか？を見ただけとなる。詳細なAXI VDMAの検証は、AXI VDMAのレジスタの設定を決定してからとする。

レジスタの設定は、reg_set_axi_lite_master IPで行う予定だ。これは、テキストファイルを読んで、AXI VDMAの設定を行う。その場合に、BRAMの初期値設定用テキストファイルを変更した時に、その値を反映させるには、どうすれば良いのかも探って行きたいと思う。

（参考）

AXI VDMAのレジスタ設定用AXI Lite Master IPの作製１（仕様の検討）
AXI VDMAのレジスタ設定用AXI Lite Master IPの作製２（シミュレーション）

AXI VDMAのシミュレーション４（インプリメント）

”AXI VDMAのシミュレーション３（Generate Netlist２）”でシミュレーションをやってみようと書いたが、ほとんどのカスタムIPはインプリメントする予定なので、Project Navigator に戻ってインプリメントしてみた。

Project Navigator に戻って、Processes ウインドウの Generate Top HDL Sources をクリックして、XPSプロジェクトのトップファイルを生成した。

System_top.v が出来たので、それを指定して、インプリメントを行った。結果はエラーで、pixel_fifo が解決されていないそうだ。


エラー表示を下に示す。

ERROR:NgdBuild:604 - logical block
   'system_i/mt9d111_inf_axi_stream_0/mt9d111_inf_axi_stream_0/mt9d111_camc/pfif
   o' with type 'pixel_fifo' could not be resolved. A pin name misspelling can
   cause this, a missing edif or ngc file, case mismatch between the block name
   and the edif or ngc file name, or the misspelling of a type name. Symbol
   'pixel_fifo' is not supported in target 'zynq'.

おかしいと思って調べてみると、pixel_fifo はCoregen で生成されていて、NGCファイルを追加してある。その設定がMPDファイルに書いてあるのだが、そこに”OPTION STYLE = HDL”と書いてしまった。本来は、NGCファイルを使うように”OPTION STYLE = MIX”と書くべきだった。

これを修正してもう一度、インプリメントを行った。今度はインプリメント成功。


MAPリポートを下に示す。

Release 14.5 Map P.58f (nt64)
Xilinx Mapping Report File for Design 'system_top'

Design Information
------------------
Command Line   : map -intstyle ise -p xc7z020-clg484-1 -w -logic_opt off -ol
high -t 1 -xt 0 -register_duplication off -r 4 -mt off -ir off -pr off -lc off
-power off -o system_top_map.ncd system_top.ngd system_top.pcf 
Target Device  : xc7z020
Target Package : clg484
Target Speed   : -1
Mapper Version : zynq -- $Revision: 1.55 $
Mapped Date    : WED 10 JUL 5:6:46 2013

Design Summary
--------------
Number of errors:      0
Number of warnings:  154
Slice Logic Utilization:
  Number of Slice Registers:                 6,359 out of 106,400    5%
    Number used as Flip Flops:               6,314
    Number used as Latches:                      0
    Number used as Latch-thrus:                  0
    Number used as AND/OR logics:               45
  Number of Slice LUTs:                      5,044 out of  53,200    9%
    Number used as logic:                    3,729 out of  53,200    7%
      Number using O6 output only:           2,508
      Number using O5 output only:             126
      Number using O5 and O6:                1,095
      Number used as ROM:                        0
    Number used as Memory:                     479 out of  17,400    2%
      Number used as Dual Port RAM:            268
        Number using O6 output only:            16
        Number using O5 output only:            24
        Number using O5 and O6:                228
      Number used as Single Port RAM:            0
      Number used as Shift Register:           211
        Number using O6 output only:           210
        Number using O5 output only:             1
        Number using O5 and O6:                  0
    Number used exclusively as route-thrus:    836
      Number with same-slice register load:    812
      Number with same-slice carry load:        24
      Number with other load:                    0

Slice Logic Distribution:
  Number of occupied Slices:                 2,000 out of  13,300   15%
  Number of LUT Flip Flop pairs used:        6,347
    Number with an unused Flip Flop:         1,438 out of   6,347   22%
    Number with an unused LUT:               1,303 out of   6,347   20%
    Number of fully used LUT-FF pairs:       3,606 out of   6,347   56%
    Number of unique control sets:             471
    Number of slice register sites lost
      to control set restrictions:           2,003 out of 106,400    1%

FPGA Editor を起動して配置、配線を観察した。

AXI VDMAのシミュレーション３（Generate Netlist２）

”AXI VDMAのシミュレーション２（Generate Netlist）”でネットリストが生成できなかったので、もう一度、プロジェクトを作り直しました。結構間違っていました。2度めで慎重にネットを接続していったところ、ネットリストを生成することが出来ました。


ちょっとまだ怪しいところはありますが、これでシミュレーションを行なってみようと思います。

AXI VDMAのシミュレーション２（Generate Netlist）

”AXI VDMAのシミュレーション１”で、デザイン・ルール・チェックが通ったので、ネットリストを生成してみた。

XPSプロジェクトで、Hardware メニューから Generate Netlist を選択した。

結構いい加減につないでいるので、エラーが出ている。これらを修正して、ネットリストを生成できるところまで持って行こう。

"D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 40: Cannot find port vtg_act_vid on this module
ERROR:HDLCompiler:267 - "D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 41: Cannot find port vtg_vsync on this module
ERROR:HDLCompiler:267 - "D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 42: Cannot find port vtg_hsync on this module
ERROR:HDLCompiler:267 - "D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 43: Cannot find port vtg_vblank on this module
ERROR:HDLCompiler:267 - "D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\hdl\system_custom_vtc_0_wrapper.v" Line 44: Cannot find port vtg_hblank on this module

エラーの原因は、MPDファイルでは、vtg_act_vid という名前だったが、Verilog HDLファイルでは、vtc_act_vid だった。Verilog HDLファイルを、vtg_act_vid に修正した。他のポートも同じだ。

（2013/07/08）
下のエラーが出たが、srstはrstにポートを修正しているのに、修正されないようだ。

ERROR:HDLCompiler:267 - "D:/HDL/FndtnISEWork/Zynq-7000/ZedBoard/test/VDMA_test/system/pcores/mt9d111_inf_axi_stream_v1_00_a/hdl/verilog/mt9d111_cam_conts.v" Line 122: Cannot find port srst on this module

どうもおかしいので、XPSプロジェクトをもう一度作りなおすことにする。（ISE14.5使用）

＃困った。どうなっているのだろうか？データベースがおかしくなっているのかも？？？

AXI VDMAのシミュレーション１

AXI VDMAシミュレーションをするために、今まで、いろいろとXPSプロジェクトのカスタムIPを作ってきた。下にそのリストを示す。

カメラ、ビデオ表示カスタムIPを AX4-Stream に変更１（使用するIPの検討）
カメラ、ビデオ表示カスタムIPを AX4-Stream に変更２（カメラ・インターフェースIP）

カメラ・インターフェース用AXI4-Stream IPの作製１（仕様の検討）
カメラ・インターフェース用AXI4-Stream IPの作製２（pixel_fifo の生成）
カメラ・インターフェース用AXI4-Stream IPの作製３（シミュレーション）
カメラ・インターフェース用AXI4-Stream IPの作製４（HDLソース１）
カメラ・インターフェース用AXI4-Stream IPの作製５（HDLソース２）
カメラ・インターフェース用AXI4-Stream IPの作製６（AXI4-Stream IPの設定）

Custom Video Timing Controller の作製１（仕様の検討）
Custom Video Timing Controller の作製２（シミュレーション）
Custom Video Timing Controller の作製３（XPSにAdd IP）

ZedBoard用画像出力IPの作製１（仕様の検討）
ZedBoard用画像出力IPの作製２（シミュレーション）
ZedBoard用画像出力IPの作製３（Add IP）

AXI VDMAのレジスタ設定用AXI Lite Master IPの作製１（仕様の検討）
AXI VDMAのレジスタ設定用AXI Lite Master IPの作製２（シミュレーション）
AXI VDMAのレジスタ設定用AXI Lite Master IPの作製３（HDLソースの公開）
AXI VDMAのレジスタ設定用AXI Lite Master IPの作製４（XPSへAdd IP）

AXI4 Slave インターフェースのメモリ・シミュレーション用 IP の作製１
AXI4 Slave インターフェースのメモリ・シミュレーション用 IP の作製２（シミュレーション）
AXI4 Slave インターフェースのメモリ・シミュレーション用 IP の作製３（テストベンチ））
AXI4 Slave インターフェースのメモリ・シミュレーション用 IP の作製４（Add IP)

AXI VDMAをシミュレーションするために、Project Navigator のプロジェクト（VDMA_test）を作った。現在使用しているバージョンは14.5。


その下に、XPSプロジェクトを生成した。


いろいろとポートを接続したりしてシミュレーションを行おうとしているが、デザイン・ルール・チェックを行ったところエラーが出てしまった。エラー内容を下に示す。

ERROR:EDK:4048 - For axi streaming point-2-point interface connector 'mt9d111_inf_axi_stream_0_m_axis', the C__PROTOCOL value of the connection points differ:
IPNAME:mt9d111_inf_axi_stream INSTANCE:mt9d111_inf_axi_stream_0 BUS_INTERFACE:M_AXIS BUS_STD=AXIS C_M_AXIS_PROTOCOL= - D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\system.mhs line 19
IPNAME:axi_vdma INSTANCE:axi_vdma_0 BUS_INTERFACE:S_AXIS_S2MM BUS_STD=AXIS C_S_AXIS_S2MM_PROTOCOL=XIL_AXI_STREAM_VID_DATA - D:\HDL\FndtnISEWork\Zynq-7000\ZedBoard\test\VDMA_test\system\system.mhs line 31

ar37425のaxi_stream_v2_1_0.mpd を元に、mt9d111_inf_axi_stream_v2_1_0.mpd を書いてあるのだが、ANALOG DEVICESのHDMI のReference Design の ADV7511 XILINX EVALUATION BOARDS REFERENCE DESIGN の axi_hdmi_tx_16b_v2_1_0.mpd にも書いてあったのだが、C_M_AXIS_MM2S_PROTOCOL の定義が必要のようだ。

PARAMETER C_M_AXIS_PROTOCOL = XIL_AXI_STREAM_VID_DATA, DT = STRING, BUS = M_AXIS_MM2S, ASSIGNMENT = CONSTANT, TYPE = NON_HDL

これを、mt9d111_inf_axi_stream_v2_1_0.mpd に追加した。
AXI VDMAのS2MM AXI4 Stream ポートに接続するためには、C_M_AXIS_PROTOCOL パラメータに、XIL_AXI_STREAM_VID_DATA を設定する必要があるようだ。

AXI4 Slave インターフェースのメモリ・シミュレーション用 IP の作製４（Add IP)

前回までで、AXI4 Slave インターフェースのメモリ・シミュレーション用 IP の単体シミュレーションが終了した。今回は、出来上がったAXI4 Slave インターフェースのメモリ・シミュレーション用 IP をVDMAテスト用XPSプロジェクトにAdd IPする。

MPDファイル、MUIファイル、PAOファイルを書き換えた。MPDファイル、MUIファイルには、C_MEMORY_SIZEを追加した。PAOファイルには、mem_sim_axi_slave.v と memory_8bit.v の行を書いた。

・XPSプロジェクトの Projectメニューから Rescan User Repositories を実行した。

・XPSプロジェクトのIP Catalog の Description ペインの Project Local PCores に、mem_sim_axi_slave が見えた。


・VDMA_test XPSプロジェクトにAdd IPした。


・XPSプロジェクトに mem_sim_axi_slave_0 が追加された。

・axi_vdma_0 のM_AXI_MM2S、M_AXI_S2MM に接続した。

お神輿用LED配線基板を一部実装した

”お神輿用LED配線基板が来ました”で来た基板を切り離し、ターミナルやミニUSB-Bコネクタ、抵抗、LEDを実装してみた。


USB電源をつないでLEDを点灯させてみた。左の白いLEDは下に2灯あるので、合計4灯だ。右のRGBイルミネーション・フルカラーLEDは2灯だ。


白色LEDは、超高輝度白色LED5mm OSPW5111A-YZ 10個入を電源電圧＋5V、直列抵抗150Ωで使用している。それを4個束ねている。（左側のLED）

右側のRGBイルミネーション・フルカラーLEDは、RGBイルミネーション・フルカラーLED 5mm乳白色ボディ OST1MK5A32A (10個入)を使用している。最大定格が+5Vだが、＋5Vに直接接続すると、LEDが熱くなってしまう。そのため、150Ω並列 x 2 = 75Ωで使用している。こうすると白色は出ないが、発熱は感じない。なお、37.5Ωにすると白が出るが、75Ωで使用している。

左の白色LED4灯の消費電流は約50mAで、提灯の中に入れて提灯照明として使用する。
右のRGBイルミネーション・フルカラーLED2灯は、神輿の天辺に付いている鳳凰の羽の部分に、ゴムの両面テープで止める予定だ。色が変わりながら、神輿を担いだ時に揺れるのが良いのでは？と思う。