FC2カウンター FPGAの部屋 2013年07月10日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

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AXI VDMAのシミュレーション4(インプリメント)

AXI VDMAのシミュレーション3(Generate Netlist2)”でシミュレーションをやってみようと書いたが、ほとんどのカスタムIPはインプリメントする予定なので、Project Navigator に戻ってインプリメントしてみた。

Project Navigator に戻って、Processes ウインドウの Generate Top HDL Sources をクリックして、XPSプロジェクトのトップファイルを生成した。

System_top.v が出来たので、それを指定して、インプリメントを行った。結果はエラーで、pixel_fifo が解決されていないそうだ。
VDMA_test_5_130710.png

エラー表示を下に示す。

ERROR:NgdBuild:604 - logical block
   'system_i/mt9d111_inf_axi_stream_0/mt9d111_inf_axi_stream_0/mt9d111_camc/pfif
   o' with type 'pixel_fifo' could not be resolved. A pin name misspelling can
   cause this, a missing edif or ngc file, case mismatch between the block name
   and the edif or ngc file name, or the misspelling of a type name. Symbol
   'pixel_fifo' is not supported in target 'zynq'.


おかしいと思って調べてみると、pixel_fifo はCoregen で生成されていて、NGCファイルを追加してある。その設定がMPDファイルに書いてあるのだが、そこに”OPTION STYLE = HDL”と書いてしまった。本来は、NGCファイルを使うように”OPTION STYLE = MIX”と書くべきだった。

これを修正してもう一度、インプリメントを行った。今度はインプリメント成功。
VDMA_test_6_130710.png

MAPリポートを下に示す。

Release 14.5 Map P.58f (nt64)
Xilinx Mapping Report File for Design 'system_top'

Design Information
------------------
Command Line   : map -intstyle ise -p xc7z020-clg484-1 -w -logic_opt off -ol
high -t 1 -xt 0 -register_duplication off -r 4 -mt off -ir off -pr off -lc off
-power off -o system_top_map.ncd system_top.ngd system_top.pcf 
Target Device  : xc7z020
Target Package : clg484
Target Speed   : -1
Mapper Version : zynq -- $Revision: 1.55 $
Mapped Date    : WED 10 JUL 5:6:46 2013

Design Summary
--------------
Number of errors:      0
Number of warnings:  154
Slice Logic Utilization:
  Number of Slice Registers:                 6,359 out of 106,400    5%
    Number used as Flip Flops:               6,314
    Number used as Latches:                      0
    Number used as Latch-thrus:                  0
    Number used as AND/OR logics:               45
  Number of Slice LUTs:                      5,044 out of  53,200    9%
    Number used as logic:                    3,729 out of  53,200    7%
      Number using O6 output only:           2,508
      Number using O5 output only:             126
      Number using O5 and O6:                1,095
      Number used as ROM:                        0
    Number used as Memory:                     479 out of  17,400    2%
      Number used as Dual Port RAM:            268
        Number using O6 output only:            16
        Number using O5 output only:            24
        Number using O5 and O6:                228
      Number used as Single Port RAM:            0
      Number used as Shift Register:           211
        Number using O6 output only:           210
        Number using O5 output only:             1
        Number using O5 and O6:                  0
    Number used exclusively as route-thrus:    836
      Number with same-slice register load:    812
      Number with same-slice carry load:        24
      Number with other load:                    0

Slice Logic Distribution:
  Number of occupied Slices:                 2,000 out of  13,300   15%
  Number of LUT Flip Flop pairs used:        6,347
    Number with an unused Flip Flop:         1,438 out of   6,347   22%
    Number with an unused LUT:               1,303 out of   6,347   20%
    Number of fully used LUT-FF pairs:       3,606 out of   6,347   56%
    Number of unique control sets:             471
    Number of slice register sites lost
      to control set restrictions:           2,003 out of 106,400    1%


FPGA Editor を起動して配置、配線を観察した。
VDMA_test_7_130710.png
  1. 2013年07月10日 04:41 |
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