FC2カウンター FPGAの部屋 2014年01月01日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

ZedBoard AXI4 Lite Slave 演習11(Verilog版演習マニュアルの続き5)

ZedBoard AXI4 Lite Slave 演習10(Verilog版演習マニュアルの続き4)”の続き。

7. 実機でテスト

84. ZedBoardの設定を以下の様に行います。

MI02~MI06:GNDにショート
JP2, JP6:ショート
J18:VADJ SELECT:1V8


85. ダウンロード・ケーブルとZedBoardのUARTのポートからパソコンのUSBポートに接続します。
86. ZedBoardの電源をONします。
87. Xilinx ToolsメニューからProgram FPGAを選択します。
AXI4_practice_76_140101.png

88. Program FPGAダイアログが表示されます。
89. BitstreamのBrowse…ボタンをクリックします。
AXI4_practice_77_140101.png

90. Select bitstreamダイアログが表示されるので、ISEのプロジェクト・フォルダのsystem_top.bitを選択し、開くボタンをクリックします。
AXI4_practice_78_140101.png

91. これで、ビットストリーム・ファイルを指定できたので、Programボタンをクリックします。
AXI4_practice_79_140101.png

92. ZedBoardのDoneの青色LEDが点灯します。
AXI4_practice_80_140101.jpg

93. RunメニューからRun Configurationを選択します。
AXI4_practice_81_140101.png

94. ダイアログで、Xilinx C/C++ application (GDB)で右クリックし、右クリックメニューからNewを選択します。
AXI4_practice_82_140101.png

95. led8_axi_lite_slave_Debugができました。Applyボタンをクリックします。
AXI4_practice_83_140101.png

96. ApplyボタンとRevertボタンがハイドされました。Runボタンをクリックする前にTera Termを起動します。
97. Tera Termの起動画面で、シリアルのラジオボタンをクリックして、OKボタンをクリックします。
AXI4_practice_84_140101.png

98. 設定メニューからシリアルポートを選択します。
AXI4_practice_85_140101.png

99. ボー・レートを115200 bpsに設定します。OKボタンをクリックします。
AXI4_practice_86_140101.png

100. 設定メニューから端末を選択します。
AXI4_practice_87_140101.png

101. ローカルエコーにチェックを入れて、OKボタンをクリックします。
AXI4_practice_88_140101.png

102. SDKのRun Configurationsダイアログに戻ってRunボタンをクリックします。
AXI4_practice_89_140101.png

103. Tera Termにメッセージが出ます。
AXI4_practice_90_140101.png

104.  4を入力します。
AXI4_practice_91_140101.png

105.  50000000を入力します。これは、100MHzを50000000分周することになるので、LEDの点滅速度を0.5秒に設定します。
AXI4_practice_92_140101.png

106.  3を入力します。
AXI4_practice_93_140101.png

107.  aaと入力します。
AXI4_practice_94_140101.png

108. ZedBoardのLEDが10101010に点灯します。
AXI4_practice_95_140101.jpg

109.  2を入力します。
AXI4_practice_96_140101.png

110. ZedBoardのLEDがカウントアップするのが見えます。
AXI4_practice_97_140101.jpg

111.  1を入力します。
AXI4_practice_98_140101.png

112. すべてのレジスタの内容を表示します。LED Counter Load Registerの内容は先ほど設定したaaです。LED Monitor Registerの内容は現在のLEDで表示してる値を示します。
113.  もう一度、1を入力します。
AXI4_practice_99_140101.png

114. LEDのカウントアップが停止します。
115.  5を入力します。
AXI4_practice_100_140101.png

116. ソフトウェアが終了しました。
117. ZebBoardの電源をOFFします。
  1. 2014年01月01日 07:42 |
  2. AXI4バスの演習資料
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マラソン・トレーニング日記2013年12月分

マラソン・トレーニング日記2013年12月分です。貼っておきます。現在は、昨日、4.75km走ってきたのと、一昨日、スキーに行ったので、肩が痛いです。

走行距離や場所はガーミンコネクトで管理しています。11月の走行距離は61km、時間、7:21:51、16日間走りました。
12月も2日に1回位はしりたいです。

(9日)
3時起床
股関節痛のため休止
10時30分就寝
(10日)
3時40分起床
朝、筋トレ
10時30分就寝
(11日)
3時40分起床
朝、ストレッチ&トレーニング
昼、3km走、5:40/km, L1:5:59, L2:5:35, L3:5:29
結構走るのに慣れてきた感じがする。次の目標は5:30/km
10時10分就寝
(12日)
3時10分起床
朝、筋トレ
忘年会
11時就寝
(13日)
4時起床
朝、ストレッチ&トレーニング
昼、3km走、5:50/km, L1:6:30, L2:5:39, L3:5:32
今日は風があって辛かった。右脇腹が痛くなった。
11時就寝
(14日)
4時10分起床
午前、5.25km、7:31/km、L1:7:51, L2:8:28, L3:8:07, L4:7:48, L5:5:49, L6:5:41
ロハスして最後にスパート
10時45分就寝
(15日)
3時15分起床
午前、4.41km、7:32/km, L1:7:55, L2:7:11, L3:7:30, L4:7:29
ロハス、風が強くて走るのが大変だった。
9時就寝
(16日)
3時15分起床
10時20分就寝
(17日)
3時40分起床
朝、筋トレ
昼、3km走、5:45/km, L1:6:16, L2:5:35, L3:5:27
10時就寝
(18日)
3時起床
朝、ストレッチ&トレーニング
10時20分就寝
(19日)
3時50分起床
朝、筋トレ
10時10分就寝
(20日)
3時30分起床
朝、ストレッチ&トレーニング
10時30分就寝
(21日)
3時30分起床
朝、筋トレ
昼、ビルドアップ走、5km、L1:8:01, L2:7:01, L3:6:32, L4:5:39, L5:5:27
11時就寝
(22日)
4時起床
朝、ストレッチ&トレーニング
10時20分就寝
(23日)
4時10分起床
5kmビルドアップ走、6:33/km, L1:7:31, L2:6:59, L3:6:33, L4:5:57, L5:5:48
10時30分就寝
(24日)
3時40分起床
10時25分就寝
(25日)
3時40分起床
朝、筋トレ
昼、3km走、5:45/km, L1:6:12, L2:5:32, L3:5:30
10時40分就寝
(26日)
3時50分起床
昼、5kmLSD、9:26/km,
10じ50分就寝
(27日)
4時起床
朝、筋トレ
10時50分就寝
(28日)
3時40分起床
朝、ストレッチ&トレーニング
午前、6.37km LSD、7:46 min/km、L1:7:37, L2:8:12, L3:7:55, L4:7:50, L5:7:59, L6:7:44, L7:5:53
11時50分就寝
(29日)
4時30分起床
朝、筋トレ
10時就寝
(30日)
3時30分起床
今日はハンターマウンテン塩原スキー場に行ってきました。
10時30分就寝
(31日)
5時40分起床
午後、4.75km走、5km走ろうと思ったが、とてもきつくなったので、途中で終了。L1:6:27, L2:6:04, L3:5:57, L4:5:54, L5:4:04
10時45分就寝

12月の総走行距離 61.62km, 時間 7:03:44, 消費カロリー 3,671C
  1. 2014年01月01日 05:49 |
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新年あけましておめでとうございます

新年あけましておめでとうございます。

昨年のFPGAの部屋の総アクセス数は553,146アクセスでした。ありがとうございました。今年もどうぞよろしくお願い致します。
FPGA_room_access_140101.png


ツイッターでツィートした今年の予定です。

・Vivado 2013.4 のVivado IP Integrator の再チェック

・Vivado HLSのAXI4 Streamでのラプラシアン・フィルタの実装のトライ。これは、XilinxのXAPPにあると思うのだが、ブログに楽に書けるように自分で実装したい。

・1月にはZYBOが来ると思うので、ZYBOを使ってみたい。

・2月にはParallellaが来るはず。。。あまりあてに出来ないけど。RasPiとつないで使ってみたい。

・Vivado HLSでのシフトレジスタの作り方は、XAPP793 - Vivado HLS ツールを使用したビデオ処理用メモリ構造のインプリメント v1.0 (日本語版) ( ver 1.0, 484 KB ) [PDF] を参照する。

・シフトレジスタには、#pragma HLS unroll を指定するそうだ。

・参考文献
  Vivado Design Suite ユーザー ガイド 高位合成 UG902 (v2013.2) 2013 年 6 月 19 日

  Zynq All Programmable SoC Sobel Filter Implementation Using the Vivado HLS Tool XAPP890 (v1.0) September 25, 2012

  1. 2014年01月01日 05:31 |
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