”
AXI VDMAを使ったカメラ画像回路の作製２（Xilinxアンサーを検索） ”の続き。
AR# 53281の推奨事項を知ったので、カメラ・インターフェースAXI_Stream IP (mt9d111_inf_axi_stream) に、AXI Stream の TUSER と TKEEPの処理を追加した。
最初にISEのプロジェクトを示す。
XPSプロジェクトを示す。
XPSプロジェクトのPortsタブを下に示す。
s_axis_s2mm_tkeep と s_axis_s2mm_tuser の信号を追加した。
s_axis_s2mm_tkeep と s_axis_s2mm_tuser の信号のVHDLコードを下に示す。
m_axis_tuser(0) <= s2mm_fsync_node;
tuser は、Start Of Frame を示す。
m_axis_tkeep <= (others => '1') when pfifo_empty='0' else (others => '0');
tkeep は、tdataがストリームに有効なデータとして扱われるかどうかを示す。
上記の様に修正して、インプリメントして、SDKでFPGA をコンフィグして、デバックしようとしたら、デバック画面で main()関数の先頭行に行かずに止まってしまう。
FPGAをコンフィグせずに、FPGAがコンフィグされていないというワーニングを無視して、デバックを行うと、ちゃんとデバック画面で main()関数の先頭行に行った。
やはり、PL部の回路に何らかの不具合があるかもしれない？もう一度、プロジェクトを作りなおしてみることにする。
（2014/04/02：追記） やはり、プロジェクトを作り直しても、同様でした。ChipScopeを入れなければ、SDKのデバックに問題が無いので、ChipScopeとSDKのJTAGの共有あたりの問題だと思います。
2014年03月31日 04:21 |
ZedBoard
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今日は下の娘と
銀の匙 Silver Spoon（映画） を見てきました。
銀の匙は、週刊少年サンデーで連載されている漫画です。漫画を読んでいるので、楽しみにしていました。
なかなか良かったです。ばんえい競馬のシーンは少しやり過ぎでしたが、全体的には楽しめました。
2014年03月30日 20:34 |
日記
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親父が背骨の圧迫骨折で現在入院していて、もう約三ヶ月になります。そろそろ退院ということですが、もう80歳を超えているので、思うように歩けないということで住宅改修をすることになりました。
家の中の玄関の手すりやトイレの手すりは専門業者に付けてもらいましたが、通り道の段差のステップや、外のコンクリート製の階段の手すりは自分でつけることにしました。
下の写真が通り道の段差用のステップです。段差が高いので、2段のステップになりました。
2x4材を3本をベースにして、それに90度クロスするように、下の段は8枚、上の段は4枚の 1x4材をコーススレッドで打ってあります。
外のコンクリート製の階段の手すりです。ブロックで作ってあるので、ブロックを挟み込んで 2x4材を立てられる金具がホームジョイ本田に売っていたので、買ってきて使いました。
どうですか？斬新な形でしょう？斜めよりも手すりも階段状になっていたほうが、使いやすいし作りやすいと思います。
右手は杖で、左手で掴みます。掴む方の手すりは登りよりも下りのほうが50mm高くしてあります。この方が使いやすいです。
2014年03月30日 04:22 |
木工
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”
AXI VDMAを使ったカメラ画像回路の作製１（プロジェクトの作製） ”の続き。
AXI VDMAを双方向でまともに動かしたことが1度もないので、動かしてみたいということで、Xilinx社のアンサーを検索してみた。
そうしたところ、”
AR# 56623 LogiCORE IP AXI Video Direct Memory Access v6.0 - IPI デザインで S2MM_TREADY がディアサートされたままになる ”が見つかった。
このアンサーは、VivadoのIP Integrator 用だが、 s_axis_s2mm_tkeep のデフォルト接続は現在 0 で、すべてのバイトをヌルバイトとして処理して、データをメモリに転送できなくなって、内部バッファーがFULLになると、treadyがディアサートされるというアンサーだ。
今回のAXI VDMAはVer.5.04で、Project Navigatorを使用しているが、一応、tkeep信号を 1 に駆動しておこうと思う。
次に、”
AR# 53281 LogiCORE IP AXI Video Direct Memory Access - FSYNC 処理の推奨事項 ”が見つかった。
それによると、fsync を使ったインターフェースから、SOF(Start Of Frame) on TUSER を使ったインターフェースに移行しているそうだ。積極的に tuser を使ったほうが良いそうだ。
AR# 53281の推奨事項を以下に引用する。
・入力で Video Timing Controller コアを検出モードで使用する。
そうか、MM2S側はフリー・ランさせて、VTCでタイミングを再生成させるのか？その場合、AXI VDMAは、fsync を出したら途切れなくデータを供給してくれないと、ビデオ信号が破綻してしまいそうだ。今の自作 custom_vtc IP には、生成モードは無いので、作る必要がある。
詳細は、
『AXI4-Stream Video IP およびシステム デザイン ガイド』 (UG934) を参照して欲しいそうだ。
自分の AXI_VDMA 回路を見なおしてみよう。
2014年03月29日 05:20 |
ZedBoard
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FPGAの部屋のまとめサイト を更新しました。
ZYBO 、
AXI4バスの演習資料 を追加して、その他の記事のまとめをアップロードしました。
2014年03月28日 05:03 |
その他のFPGAの話題
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”
ZynqのAXI_ACPポートとAXI_HPポートの性能の違い１（AXI_ACPポート） ”の続き。
前回は、AXI_ACPポートを使って、ビットマップ・ディスプレイ・コントローラIPを使用して、AXI_ACPポートからピクセル・データをReadするのをChipScope Proで観察するという方法で性能を見た。今回は、AXI_HP0 ポートを使用して同様に性能を見ようと思う。
最初にAXI_HPポートの Project Navigator のプロジェクトを示す。
XPSプロジェクトを下に示す。Processing_System_7_0 の S_AXI_HP0 ポートに bitmap_disp_cntrler_axi_master_0 の M_AXIポートが接続されているのがわかる。
Project Navigator で、論理合成、インプリメント、ビットストリームの生成を行い成功した。
ハードウェア構成をエクスポートして、SDKを立ちあげた。
FPGAにビットストリームをダウンロードして、ソフトウェアを起動したところ、キャラクタが表示されたが、AXI_ACPポートと違って、AXI_HPポートは、ARMプロセッサでキャッシュをフラシュする命令を実行していないため、表示キャラクタがボロボロになっている。これは、フレームバッファ領域もデータ・キャッシュがONされていることで起こる。
ChipScope Pro を立ちあげて、ARVALIDでトリガしたAXI_HP0 ポートの Read Transaction の波形を下に示す。
RVALIDは、データ・チャネルの転送の間はずっと1でReadデータが供給できているのがわかる。
最初のトランザクションを引き伸ばした。
トランザクション全体の経過時間は 85クロックだった。85クロック x 10nsec(100MHz) = 850 nsec となった。
次に、ARVALIDが 1 になった後で、最初に RVALID が 1 になった時間を計測してみた。これは、アドレスが入ってからデータが出てくるまでのレイテンシに相当する。これは、21クロックだった。つまり、210 nsec となった。
トランザクション全体の経過時間から、データが出るまでのレイテンシを引くとデータ・トランザクション時間になる。これは、640 nsec となった。
次に、データ転送帯域の使用率を計算する。64バーストのデータをフルスピードで転送すると、640 nsec のはずなので、640 nsec / 640 nsec x 100 ＝ 100 % になる。つまりデータ転送帯域幅の 100 % のスループットとなった。
AXI_HP0 ポートのデータ転送帯域使用率は、100 % という結果になった。ChipScope Pro で見えたトランザクションはすべて、RVALIDがデータ・チャネルの転送中はずっと 1、つまり、データ転送帯域使用率は、100 % だった。
ここで、AXI_ACPポートとAXI_HP0ポートのデータをまとめる。
・データ転送帯域使用率
上記の様な結果になった。
AXI_ACPポートはキャッシュのコヒーレンシを維持した状態で転送が出来るが、連続バーストするとキャッシュに入っているかいないかを検査する必要がある。キャッシュにない場合には、SDRAMから読んでくる必要があるので、遅くなる可能性がある。これは、画像のピクセル・データをReadするポートとしては向いていない。AXI_HPポートを使うべきである。
一方、AXI_ACPポートは、データが出てくるまでのレイテンシは短いので、メールボックスなど、プロセッサと専用ハードウェアの情報のやりとりに向いていると思う。
（追記）
ちょっと誤解を招く表現だったかもしれないので、追記する。
今回は、画像を表示するため、ピクセル・データをDMAするという状況でのテストだった。つまり、キャラクタを書くスピードは人間の認識できるスピードだった。AXI_HPポートを使用する場合は、ARMプロセッサが書いてからキャッシュをフラシュするするのが正常な手順だ。そうしないと、上の写真に示したように、キャッシュが書き戻された領域と、書き戻されていない領域に別れて、正常に表示されない。キャッシュのフラッシュはソフトウェアで明示的に行う。現在はそのキャッシュのフラッシュのコストを見積もっていない。前述したように、このピクセル・データのDMA用途では、ReadのDMAが殆どを占めて、Writeの方は殆ど専有時間は無い。つまり、キャシュのフラッシュ時間は人間が目に見える時間に行えば良いということになる。
キャッシュのフラッシュのコストが問題にならない用途だと言える。（ピクセル・データがL2キャッシュにも入らないので、AXI_HPポートを使うのが適当だとは思う）
次に、MPI通信などのコンピュータ同士の通信用途を考えてみよう。今度は、ARMプロセッサから書かれたデータは1度で必ずRDMAされなければならない。その場合には、FPGA側にDMAコントローラがある場合は、ARMプロセッサのキャッシュをフラッシュしたら、フラッシュ命令の完了を待って、FPGA側のDMAコントローラを起動する必要がある。よって、キャッシュをフラッシュするコストは隠蔽されずに見えてくることになる。その時に、キャッシュをフラッシュする必要があるAXI_HPポートのRDMAが有利か、それともキャッシュをフラッシュしなくても済むAXI_ACPポートの方が有利かは検証していないので、まだわからない？ということになる。（DMA領域をDキャッシュONにしているという条件付き。キャッシュの容量も関係してきます）
つまり、まだ限定された条件での比較ですよ、ということを言いたい訳です。。。
2014年03月26日 04:14 |
Zynq
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ZynqのAXI_ACPポートとAXI_HPポートの性能の違いを確かめてみることにした。
ここでは、ビットマップ・ディスプレイ・コントローラIPを使用して、AXI_ACPポートとAXI_HPポートでピクセル・データをそれぞれReadして、そのAXIバスの様子をChipScopeで観察するという方法で比較する。
なお、ビットマップ・ディスプレイ・コントローラIPの解像度は、横640ピクセル x 480ラインのVGA解像度とし、ピクセル・データをReadするバースト長は通常は64バーストとする。AXI_ACPポート、AXI_HPポートのビット幅はどちらも64ビットとする。
最初にAXI_ACPポートの Project Navigator のプロジェクトを示す。
XPSプロジェクトを下に示す。Processing_System_7_0 の S_AXI_ACPポートに bitmap_disp_cntrler_axi_master_0 の M_AXIポートが接続されているのがわかる。
Project Navigator で、論理合成、インプリメント、ビットストリームの生成を行い成功した。
ハードウェア構成をエクスポートして、SDKを立ちあげた。
FPGAにビットストリームをダウンロードして、ソフトウェアを起動したところ、キャラクタが表示された。
ChipScope Pro を立ちあげて、ARVALIDでトリガしたAXI_ACPポートの Read Transaction の波形を下に示す。
RVALIDが細かく1、0を繰り返している。トランザクション時間が割と長いのを選んでいる。もっと短い時間でデータ転送できているトランザクションもあるので、後で紹介する。
さて、最初のトランザクションを引き伸ばした。
トランザクション全体の経過時間は 193クロックだった。193クロック x 10nsec(100MHz) = 1.93 usec となった。
次に、ARVALIDが 1 になった後で、最初に RVALID が 1 になった時間を計測してみた。これは、アドレスが入ってからデータが出てくるまでのレイテンシに相当する。これは、10クロックだった。つまり、100nsec となる。
トランザクション全体の経過時間から、データが出るまでのレイテンシを引くとデータ・トランザクション時間になる。これは、1.83 usec となった。
次に、データ転送帯域の使用率を計算する。64バーストのデータをフルスピードで転送すると、0.64 usec のはずなので、0.64 usec / 1.83 usec x 100 ≒ 35 % になる。つまりデータ転送帯域幅の 35 % のスループットとなった。
次に、ChipScope Pro で見えた中で最もトランザクション時間が短い例を示す。
トランザクション全体の経過時間は 100クロックだった。100クロックなので、1.00 usec だった。
ARVALIDが 1 になった後で、最初に RVALID が 1 になった時間は、先程と同じく 10クロックだった。つまり、100 nsec ということになる。
データ・トランザクション時間は、0.90 usec だ。
データ転送帯域の使用率を計算すると、0.64 usec / 0.90 usec x 100 ≒ 71 % になる。
AXI_ACPポートのデータ転送帯域使用率は、35% ～ 71% という結果になった。結構、データ転送帯域を使えていないという印象だ。
次は、全く同じ実装で、AXI_HPポートを観察してみようと思う。
”
ZynqのAXI_ACPポートとAXI_HPポートの性能の違い２（AXI_HPポート） ”に続く。
2014年03月25日 04:53 |
Zynq
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昨日、2人の娘と伊豆に行ってきました。上の娘が思い立って行きたくなったようです。
7時ころ家を出発して熱海に10時過ぎに着きました。特急などは使わずに、東海道線普通の旅です。途中では、富士山が見えました。
熱海です。足湯をしている人々が見えますね。上の娘が入ってみましたが、とっても熱いそうです。足が真っ赤になってました。
小腹がすいてきたので、10時30分位の時間でしたが、3色丼を食べました。釜揚げしらすと生しらす、生桜えびです。生桜えびは初めて食べました。美味しかったですが、私は干したの方が風味が出ていて好きです。生しらすも美味しかったです。
駅に戻って、伊東線、伊豆急行線に乗って、
富戸駅 で降りました。結構、寂しい駅でした。ここから、
伊豆ガラスと工芸美術館 に向かいました。
向かっている途中は、とっても急な上りでした。本当に細い道にも家が結構あるのにびっくりしました。そして、海が見えてとっても素敵な眺めでしたよ。伊豆は眺めが良いですね。
ガラスと工芸美術館は良かったです。ガレやティファニー、ドーム、ラリックなどのガラス工芸が並んでいました。何でも鑑定団で見ているガラス工芸を実際に見ることが出来てラッキーでした。850円の入場料はやすかったです。もっとも割引券を提示したので700円でしたが。。。
とても素敵なガラス工芸品がいっぱいでした。特に、ガラスに彫って下から光を当てた作品は私が作ってきたアクリル作品と似ています。とっても芸術的でした。このように芸術的な絵が書ければ良いのですが。。。作りたいのですが、無理ですね。。。
少し歩いて、
ワイルドスミス美術館 に行ってきました。ワイルドスミスという人の絵本の原画などがありましたが、これで1000円は高いです。ガラス工芸館とは大違いですが、ワイルドスミスの絵本が好きな人には高くないのかもしれません。
とにかくいろんな美術館や博物館が多いですね。伊豆。ぼられるのも多そうです。
ここでも眺めが最高です。伊豆はこれが良いですね。
バスで伊東駅に戻って、
伊東 湯川第二浴場 弁天の湯 に行ってきました。銭湯みたいでしたよ。
それからは、熱海に戻って、おみやげを見ました。家のおみやげは、タコの一夜干しとわさび漬けでした。
駅前のお店でスパゲッティを食べて、18時59分の東海道線普通に乗って帰ってきました。家には22時30分ころ到着。伊東に行っても宿泊しない弾丸ツアーでしたが、景色が最高で良かったです。
2014年03月23日 06:39 |
日記
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”
ZYBO用キャラクタ・ディスプレイ・コントローラ１（VGAポート専用） ”の続き。
前回は、SVGA解像度で、うまくキャラクタをディスプレイに表示することができた。今回は残りのVGA, XGA, SXGA, HD解像度でキャラクタをディスプレイに表示した。
まずは、VGA解像度からやってみよう。やり方を下に示す。
１．XPSプロジェクトで cdc_vga_axi_slave_0 をダブルクリックして立ちあげ、XPS Core Config ダイアログを表示させる。
２．XPS Core Config ダイアログで、Userタブの Video を展開して、RESOLUTION で VGAを選択する。
３．XPSプロジェクトで clk_generator_0 をダブルクリックして立ちあげ、XPS Core Config ダイアログを表示させる。
４．XPS Core Config ダイアログで、Userタブの CLKOUT0 を展開して、Required Frequency (Hz) に 25000000 と入力する（25MHz）
なお、SVGAは40MHz、XGAは65MHz、SXGAは108MHz、HDは後に述べる理由から148MHzに設定する。
５．これで設定は終了した。Project Navigator に戻って、論理合成、インプリメント、ビットストリームの生成まで行う。下の図は終了したところだ。
次は、ハードウェアのエクスポートを行ってSDKを立ち上げる。
６．Hierarchyウインドウから system_i を選択して、Processesウインドウから Export Hardware Design To SDK wit Bitstream をダブルクリックする。（下の図はもうすでにエクスポートを終えたところだ）
７．しばらくして、SDKが立ち上がり、ワークスペースを聞いてくるので、自分のワークスペースを選択する。多くは、system/SDK/SDK_Export ファルダを指定する。
８．SDKが立ち上がる。
９．上の図のように、cdc_test.c を編集して、現在、XPSプロジェクトで指定した解像度の HORIZONTAL_PIXELS と VERTICAL_LINES のコメントを外して、その他の解像度はコメントアウトする。
１０．セーブすると自動的にビルドしてくれると思う。
１１．ZYBOのUSBケーブルとVGAケーブルをパソコンに接続して、ZYBOの電源をONする。
１２．SDKで Xilinx Tools -> Program FPGA を選択して、FPGAにビットストリームをダウンロードする。（Program ボタンをクリックする）
１３．SDKで Run -> Run Configurations... を選択する。
１４．ダイアログでRunボタンをクリックする。
これで、ディスプレイをD-SUB入力モードに変更すると、色とりどりのキャラクタが見えるはずだ。
下に同様に設定した XGA, SXGA の画像を示す。
最初にXGAの画像だ。
SXGAの画像だ。
HDの画像を表示するときに、正常な動作周波数の148.5MHzではエラーが出てしまった。
100MHzの入力周波数で、148.5MHzは出力できないようだ。そこで、ピクセルの周波数を148MHzとし、フロントポーチやバックポーチを調整して60Hzのフレームレートとすることにした。
これで問題なく、HD解像度で表示された。
2014年03月21日 05:36 |
ZYBO
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”
ZYBO用キャラクタ・ディスプレイ・コントローラ IPの単体テスト（VGAポート専用） ”の続き。
前回、VGAポート専用のZYBO用キャラクタ・ディスプレイ・コントローラ IPの単体テストが終了した。
今回は、ISE14.7でプロジェクトを作製し、その中にXPSプロジェクトを作製する。更に、VGAポート専用のZYBO用キャラクタ・ディスプレイ・コントローラ IPをAdd IPして、キャラクタ・ディスプレイ・コントローラを作製する。
まずはISE14.7の Project Navigator プロジェクトから下に示す。
次に、XPSプロジェクトを下に示す。Zynqタブから。
AXI_GP0ポートを使用している。
Bus Interfaces タブの画面を下に示す。
VGAポート専用のZYBO用キャラクタ・ディスプレイ・コントローラ IPの cdc_vga_axi_slave_0 、クロック生成用の clock_generator_0、PSのリセットをアクティブ・ローからアクティブ・ハイに変えるための clkgen_reset_logic、clock_generator_0 の LOCKED をアクティブ・ハイの RESET信号に変えるための cdc_reset_logic が入っている。
clkgen_reset_logic と cdc_reset_logic はただの NOTだ。
Portsタブの画面を下に示す。
外部ポートに vga_blue, vga_green, vga_hsync, vga_red, vga_vsync が出ているのが見えると思う。
最後に、Addresses タブの内容を示す。
VGAポート専用のZYBO用キャラクタ・ディスプレイ・コントローラ IPの cdc_vga_axi_slave_0 は、0x7F000000 から 0x7F01FFFF の128kBytes に割り当てられている。（2014/03/19：変更）
次に、cdc_vga_axi_slave_0 をダブルクリックして立ちあげた時の、XPS Core Config ダイアログを示す。
SVGAに設定されている。
clock_generator_0 をダブルクリックして立ちあげた時の、XPS Core Config ダイアログを示す。
CLKOUT0が、40MHzに設定されているのがわかると思う。
これで、Project Navigator で、論理合成、インプリメント、ビットストリームの生成を行い、終了した。最初の画面は全部終了した状態だ。ハードウェアをエクスポートして、SDKを立ちあげた。
SDKで、cdc_testプロジェクトを作製して、ビットストリームをZYBOにダウンロードし、Run Configuration を作製して、ソフトウェアをRunした。
VGAポートに接続されたディスプレイにキャラクタが表示された。SVGA画面だった。
2014年03月19日 05:24 |
ZYBO
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ZYBO用にVGAポート出力のみのキャラクタ・ディスプレイ・コントローラ IPを作っている。これは、出来たらGithubで公開しようと思っている。
以前のZYBOのキャラクタ・ディスプレイ・コントローラ IPは、”
AXI4 Slave キャラクタ・ディスプレイ・コントローラ IP２（完成） ”で完成したが、SVGA解像度のみで、VGAポートとHDMIポートに出力することができた。但し、HDMIは出力周波数が高いために、XGA解像度以上だとBUFGが対応せずに動作が不安定だった。そこで、HDMIポートを削除して、XPSプロジェクトのAdd IPダイアログで、VGA, SVGA, XGA, SXGA, HD解像度を切り替えられるように変更した。そこで、使用したのが、VHDLでは、constantを他のconstant値から変更できる方法で、Verilogでは、parameterを他のparameterから変更できる方法だ。下にそのブログ記事を示す。
ある constant の値で、他の constant の値を切り替える１（VHDL編） ある constant の値で、他の constant の値を切り替える２（VHDL編） ある constant の値で、他の constant の値を切り替える３（VHDL編２、XPSプロジェクト） ある constant の値で、他の constant の値を切り替える４（VHDL編３） ある constant の値で、他の constant の値を切り替える５（VHDL編４、XPSプロジェクト、完成）
これらを応用して、VHDLではpackage、Verilogではインクルード・ファイルを作製した。そして、それに合わせて、HDLも変更した。
ISE14.7でプロジェクトを作製して、ISimでシミュレーションを行った。
テストベンチで解像度をHDにした時のキャラクタ・ディスプレイ・コントローラIPのフレームバッファの容量と設定値を下に示す。
RESOLUTION = 4 で HD解像度であることがわかる。
水平のピクセル数は1920、垂直のライン数は1080だった。FB_MEM_SIZEは32kByteだった。1920/8 x 1080/8 = 32,400word なので、それを上回る2のn乗になっている。
次に、テストベンチで解像度をVGAに変更した時のフレームバッファの容量と設定値を下に示す。
RESOLUTION = 0 で VGA解像度であることがわかる。
水平のピクセル数は640、垂直のライン数は480だった。FB_MEM_SIZEは8kByteだった。640/8 x 480/8 = 4,800word なので、それを上回る2のn乗になっている。
まずは、VHDLの video_timing_pkg.vhd を下に示す。
package video_timing_pkg is
（2014/03/21：追記） HD解像度の動作周波数が148.5MHzを作れなかったので、148MHzに変更し、以下の様にパラメータを変更した。
4 => ( H_ACTIVE_VIDEO => 1920,
Verilog HDL用の video_timing_param.vh を下に示す。
// video_timing_param.vh
（2014/03/21：追記） HD解像度の動作周波数が148.5MHzを作れなかったので、148MHzに変更し、以下の様にパラメータを変更した。
// video_timing_param.vh
2014年03月17日 20:01 |
ZYBO
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家の親父が骨粗鬆症で入院してまして、介護認定も降りました。病院から帰ってくるのに家の段差の解消や手すりの設置をしなければならないとのことでした。玄関などの段差の解消はステップを作製すれば良いので、私にも出来ます。
というわけでステップの作製をしています。まずは玄関のステップを作りました。
板はスライドのこぎりで切っています。こうすると、直角に切れますよ。直角が出ているのが、何より大事です。
家は以前、製麺所をやってまして、うどん製造用の工場があります。そこを通る必要があるので、段差が多いのです。それで、まだまだステップを作ります。今作っているのは、幅900mm x 奥行き710mm x 高さ110mm のステップです。この上にもう1段載せる予定です。
使用している材料は、下の足の部分が 2x4材で、上に張っている板が 1x4材です。どちらも
グランステージ で購入しました。1x4材が6フィートで198円、2x4材が同じく6フィートで298円で安いですよ。
2014年03月16日 22:27 |
木工
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FPGAエクストリーム・コンピューティング 第5回で発表したスライドをSlideshare にアップしました。
題名は、
”ラプラシアンフィルタをZedBoardで実装(ソフトウェアからハードウェアにオフロード) ”です。
感想やご意見などがありましたら、コメント欄でお知らせ下さい。よろしくお願いします。
関連するブログ記事、”
FPGAエクストリーム・コンピューティング 第5回で発表しました ”
2014年03月15日 04:55 |
その他のFPGAの話題
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”
ある constant の値で、他の constant の値を切り替える４（VHDL編３） ”の続き。
今回は、前回の結果を使って、XPSプロジェクトのAdd IPダイアログで解像度を選択して、その解像度のビデオのパラメータをconstant値に設定することを目指す。pure function でそれを行ったのが、”
ある constant の値で、他の constant の値を切り替える３（VHDL編２、XPSプロジェクト） ”である。今回は、
package を使った前回のVHDLコード を使用する。
MPDファイルの RESOLUTION の項を下のように記述した。
PARAMETER RESOLUTION = 1, DT = INTEGER, RANGE = (0:4), VALUES = (0=VGA, 1=SVGA, 2=XGA, 3=SXGA, 4=HD) このように記述することにより、ダイアログでは、VGA, SVGA... と表示されるが、値としては integer値を VHDL ファイルに渡すことが出来る。
entity を video_timing にしたので、video_timing IP をXPSプロジェクトに追加した。
video_timing IP のダイアログを出してみた。VGA... などの解像度を選ぶことが出来る。XGAを選択した。
ISE14.7でインプリメントまで成功した。
ISE14.7をシミュレーションモードにした。ISimを起動してコンパイルを行った。
ISimが立ち上がり、XGAの解像度の 1024x768 を表示したので、成功だ。
これで、XPSプロジェクトで解像度を選択して、その解像度のパラメータを設定することが出来たので、これからはこれを整備して使用することにする。Verilog HDLでは、ビデオ用の parameter を include することにする。
MPDファイル、PAOファイル、MUIファイルを下に貼っておく。
video_timing_v2_1_0.mpd から下に示す。
BEGIN video_timing 次に、video_timing_v2_1_0.pao を下に貼っておく。注意点としては、
必ず package のVHDLファイルを最初に登録しておかないと、ISimでのシミュレーションでエラーが発生する。
lib video_timing_v1_00_a video_timing_pkg.vhd VHDL 最後に、MUIファイルを貼っておく。
<?xml version="1.0" encoding="ISO-8859-1"?>
2014年03月13日 04:41 |
VHDLの書き方
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”
ある constant の値で、他の constant の値を切り替える３（VHDL編２、XPSプロジェクト） ”の続き。
前回のやり方で、XPSプロジェクトにカスタムIPを入れるときのAdd IPのダイアログで、解像度を選ぶことが出来るのだが、pure function をビデオのパラメータ分、書くのが面倒で、長い。本文より長くなってしまうこともあるかもしれないので、package にすることを考えた。package にするならば、エレガントな”
ある constant の値で、他の constant の値を切り替える１（VHDL編） ”を使って、tRESOLUTION を宣言している type宣言部分をinteger としてみた。その、video_timing_pkg.vhd を下に示す。まだテスト用で、同期信号やフロントポーチ、バックポーチなどは設定していない。
package video_timing_pkg is
次に、本体の constant_test3.vhd を下に示す。
USE ieee.std_logic_1164.ALL; 最後に、テストベンチの video_timing_tb.v を下に示す。
LIBRARY ieee;
ISE14.7でZynq-7010用にインプリメントしてみたが、問題なかった。
シミュレーション波形もXGA解像度になっていて、問題ない。
2014年03月12日 05:30 |
VHDLの書き方
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今日、
FPGAエクストリーム・コンピューティング 第5回 で発表してきました。（後日、履歴を取るために書いています）
題は、”ラプラシアンフィルタをZedBoardで実装(ソフトウェアからハードウェアにオフロード)”です。長いです。後で、資料を Slideshare にアップします。
内容は、ZedBoardが来てから、Linuxにカメラ表示回路を実装したこと。ラプラシアンフィルタをソフトウェアで実装して、チューニング、ハードへのオフロードしたことを説明しました。スライドは47枚でした。
FPGAエクストリーム・コンピューティング 第5回のビデオはこちらにあります 。
いろいろな方のやっていることが分かって、とっても面白い勉強会です。FPGAX。イー・ツリーズの船田さんは、FPGAのHDLを生成するのに、AWKを使っているとのことでした。私も限定的な用途ですが、書くと難しい演算のHDLを書くためにRubyを使っています。
時間の関係でピザを食べないで帰ってきました。残念です。
この勉強会で、大学関係の方にもお会いして、興味が有るようならば、Zynq勉強会をやりますよとお話したところ、2人の方が興味を示して下さいました。出張して1回位はやってみたいと思っています。少なくともISEは結構できる、XPSも少し触ったことが有りますくらいのスキルが必要だと思いますが。。。（今のところ、VivadoではなくISE、XPSを使用しています）あまりスキルが無いと、聞いていると眠くなってしまって、双方が幸福ではなくなります。
但し、飛行機は金属の塊なので、飛ぶはずがありませんw。よって、飛行機で行く必要があるところには、なるべく行かないようにしようと思っています。
2014年03月10日 23:08 |
その他のFPGAの話題
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”
ある constant の値で、他の constant の値を切り替える２（VHDL編） ”の続き。
VHDLの達人 hiyuh さんのVHDLコードのおかげで、"SVGA"と入力したら、800x600 に設定することができた。今度は、XPSプロジェクトに置いてAdd IPのダイアログの中で、VGA, SVGAなどの解像度を設定したら、640x480, 800x600 に設定することを目指す。
MPDファイルのサンプルを見ると、DT = STRING として、VALUESで選択する文字列の項目を列挙すれば、Add IPのダイアログでリストボックスで選択できるようだ。
PARAMETER RESOLUTION = "SVGA", DT = STRING, VALUES = (VGA=VGA, SVGA=SVGA, XGA=XGA, SXGA=SXGA, HD=HD)
なお、”
Platform Specification Format Reference Manual Embedded Development Kit (EDK) 14.1 UG642 (v14.1) April 24, 2012 ”の47ページに載っている例文によると、ダイアログに表示する文字列は = の後のようだ。= の前にinteger 値を書けば、その値を入力することも出来るようだ。下に引用する。
PARAMETER C_ODD_PARITY=1, RANGE=(0:1), VALUES=(0=Even, 1=Odd)
VHDLの達人 hiyuh さんは、”VHDLでstringなgenericを使うのはあまり筋が良くない”とのことなのだが、文字列使ったほうがわかりやすいし、Xilinxのサンプルも使ってあるので、文字列を使ってみようと思う。何かまずいことがあったら integer に修正しようと思う。
constant_test2 IP を作って、XPSプロジェクトにAdd IPした所の画像を下に示す。
constant_test2_0 をダブルクリックして、ダイアログを表示してみたところだ。RESOLUTIONを選択することが出来る。HDを選んだ。
ISE14.7でインプリメントもOKだった。
ISimのシミュレーションでも、HDの解像度が選択されているのがわかる。
これで、この戦略は使えることがわかったので、これを使って、キャラクタ・ディスプレイ・コントローラ IP を使いやすいように書き換えることにする。
なお、VHDLコードは、”
ある constant の値で、他の constant の値を切り替える２（VHDL編） ”に貼ってある constant_test2.vhd そのままだ。
下にMPDファイルを貼っておく。
BEGIN constant_test2
2014年03月10日 04:03 |
EDK
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”
ある constant の値で、他の constant の値を切り替える１（VHDL編） ”の続き。
引き続き、VHDLの達人 hiyuh さんに教えていただいた ある constant値で、他の constant の値を切り替えるの第2段。こちらのほうがエレガントではないそうだ。私もそう思うが、ある理由でこっちを使いたいと思っている。ある constant値が string の場合だ。
constant_test2.vhd を下に示す。達人のVHDLコードを堪能して欲しい。ちなみに、私が加筆させて頂いているが、基本的な流れはそのままだ。
LIBRARY ieee;
ISE14.7によるインプリメントが成功した。問題無さそう。
テストベンチを作ってシミュレーションをしてみた。RESOLUTION は SVGA に設定した。
下にテストベンチ constant_test2_tb.vhd を示す。
LIBRARY ieee;
2014年03月09日 05:12 |
VHDLの書き方
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今日、高校受験が終わった下の娘と奥さんと私で、
映画『ホビット 竜に奪われた王国』 を見てきました。凄い迫力ですね。見応えがありましたが、残酷なシーンがあるので、娘と奥さんはあまり好きじゃないそうです。またまた、いいところで終わったので、次が楽しみですが、映画なのにドラマのような終わり方ですね。。。
2014年03月08日 21:58 |
日記
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関連するブログ。”
ある parameter の値で、他の parameter の値を切り替える（Verilog編） ”
Verilog HDLは、前回やり方が分かったが、VHDLのやり方が分からなかった。ツィッターでつぶやいたら、VHDLの達人の hiyuh さんが教えてくれた。いつもありがとうございます～。その内のエレガント方のやり方から紹介させて頂こうと思います。
VHDLコードの説明は無いですが、コードを読んでもらえばわかると思います。constant_test.vhd を下に示します。
package ee_pkg is
ISE14.7を使用して、Zynq-7010でインプリメント出来るかどうか、確かめてみたところ問題なくインプリメント出来ました。
シミュレーションもしてみました。シミュレーション波形を下に示しめす。
XGA解像度の1行は1024ピクセル、つまり、2進数で表すと、”10000000000”で、XGA解像度の行数は768行で、2進数で表すと”1100000000”になります。正常に設定できているようです。
テストベンチも下に示します。
package ee_pkg is
これで、VHDLでもVGAと入れれば適切な画像パラメータを設定することが出来るはずだ。
（2014/03/09：追加）
hiyuh さんが record（忘れてました。。。）を使ったVHDLコードを教えてくれたので、貼っておきます。
package ee_pkg is
2014年03月08日 21:31 |
VHDLの書き方
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”ZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ IP２（完成） ”の続き。
前回はSVGAでHDMIポート、VGAポートとも表示に成功した。今回は、VGAとXGA、SXGA解像度で表示できるかどうかを確かめてみた。
結果として、VGA解像度では、HDMIポート、VGAポート両方共表示することが出来たが、XGA、SXGA解像度では、VGAポートは問題なく表示することが出来たが、HDMIポートは表示はできているのだが、動作が不安定だった。表示はされているが、ぱっと消える時がある。これは周期的に消える。
いろいろとできることをやってみたが、うまく行かなかった。
最初にVGA解像度の画面を示す。
XGA解像度の画面を示す。
SXGA解像度の画面を示す。
XGA解像度のHDMIの出力周波数は650MHz, SXGA解像度のHDMIの出力周波数は1080MHzなので、使用しているグローバル・クロックバッファの最大周波数の 625MHz (-1C) を両方共超えているので、仕方が無いかな？とは思う。 下に、
”Zynq-7000 All Programmable SoC (Z-7030、 Z-7045、 Z-7100) : DC 特性および AC スイッチ特性 DS191 (v1.7) 2013 年 11 月 26 日 ”の57ページの表68を引用する。
（2014/04/28：追記）
OSERDESE2 をDDRモードで動作させているので、HDMIクロックはピクセルクロックの10倍でなく5倍になるはず。SXGAでは、1080MHzではなく 540MHz だった。BUFGではなく、BUFIOとBUFR（5分周）が良いようだ。”
ZYBO Base System Design ”参照。
2014年03月08日 07:32 |
ZYBO
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”
ZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ IP１（単体テスト） ”の続き。
前回、ZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ IPの単体シミュレーションが終了したので、今度は、実際にIPを実装してZYBO実機で確かめてみた。
ISE14.7のプロジェクトを示す。例によって、XPSプロジェクトを作製してある。
XPSプロジェクトのZynqタブの画像を下に示す。
XPSプロジェクトのBus Interfacesタブの画像を下に示す。
XPSプロジェクトのPortsタブの画像を下に示す。
XPSプロジェクトのAddressesタブの画像を下に示す。
ハードウェアをエクスポートして、SDKを立ちあげ、とっても簡単なテスト用のソフトウェアを作製した。SDKの画像を下に示す。
なお、このZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ IPのソフトウェアの仕様を下に示す。
キャラクタのデータ (chaval) のフォーマットは、15ビット目～13ビット目の3ビットがRedの明るさ、12ビット目から10ビット目の3ビットがGreenの明るさ、9ビット目から7ビット目の3ビットがBlueの明るさ、6ビット目から0ビット目の7ビットがアスキー・コードです。
ソフトウェア (cdc_test.c) を下に示す。
#include "xparameters.h" int main()int *cdc_addr = (int *)XPAR_CDC_AXI_SLAVE_0_S_AXI_RNG00_BASEADDR;int i, charval;for (i=0 ; i<7500 ; i++)volatile unsigned int *)(cdc_addr++) = 0 ;int *)XPAR_CDC_AXI_SLAVE_0_S_AXI_RNG00_BASEADDR;for (i=0 , charval=0x e041; i<7500 ; i++){volatile unsigned int *)(cdc_addr++) = charval++;return 0 ;
SDKからソフトウェアをダウンロードし、ソフトウェアをRunした結果の写真を下に示す。
右の大きなディスプレイがHDMI表示で、左の小さなディスプレイがVGA表示となる。解像度は 800x600 のSVGA だ。
次に、ソフトウェアのコメントを外して、上のfor文をコメントにした結果の写真を下に示す。
HDMI表示部分を拡大した。カメラの性能で上の方の文字が強調されてしまっているのが、色のにじみはない。
これでZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラは完成だ。
残念だけど、このプロジェクトは、Digilent社のAtlys用のHDMI表示HDLコードを改造しているので、公表出来ない。VGA表示のみにすれば良いのだが、それじゃつまらないですよね？
Digilent社から公表してもよいという許可が出れば、公表したいんだけど。。。
2014年03月06日 04:52 |
ZYBO
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画像を表示するIPをXPSプロジェクトにインスタンス化する時に、paramterにVGA、SVGA、XGA を選んで、画像の解像度を切り替えることができると、とっても便利です。そこで、あるparameter値で、その他のparameter値を切り替えることができるかどうかやってみました。（出来ました）
Verilog HDLのソースコードです。
// parameter_test.v
RESOLUTIONパラメータの文字列で、H_ACTIVE_VIDEOのパラメータ値を切り替えています。
ISE14.7でプロジェクトを作ってみました。
ISimでシミュレーションしてみたところ、想定していた動作になりました。
parameter RESOLUTION = "XGA"
にしてみました。
問題なさそうです。これを使おうと思います。
2014年03月04日 08:59 |
入門Verilog
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ZYBOにAXI4 Slaveバス対応のキャラクタ・ディスプレイ・コントローラを付けて、HDMI端子とVGA端子から出力を出してみようという企画だ。
元にするのは、”
キャラクタ・ディスプレイ・コントローラをAXI4スレーブにする ”で使用したAtlysボード用のプロジェクトだ。AtlysボードのFPGAはSpartan-6だったが、今度はZynqなので、使用しているプリミティブを変更する必要があった。これが面倒だった。BUFPLLは無くなっているし、OSERDES2プリミティブは無くなって、OSERDESE2プリミティブに変更になっていたので、Digilent社のAtlysボード用HDMI出力HDLソースをかなり書き換えた。やっと単体テストが通るようになったので、ブログに書くことにした。
最初に、AXI4 Slave Writeの波形を示す。このキャラクタ・ディスプレイ・コントローラは、Burst Write, Burst Readに対応してる。ARMプロセッサとのRead, Writeではオーバースペックだと思うが、DMAコントローラなどからのバーストアクセスにも対応している。
次に、AXI4 Slave Readの波形を示す。
最後に、VGA端子の出力、red_out, green_out, blue_out, hsync_n, vsync_nとHMDI端子の出力、TMDS_tx_clk_p, TMDS_tx_clk_n, TMDS_tx_2_G_p, TMDS_tx_2_G_n, TMDS_tx_1_R_p, TMDS_tx_1_R_n, TMDS_tx_0_B_p, TMDS_tx_0_B_n の波形を下に示す。
Digilent社のHDMI出力用のHDLコードを修正しているので、少なくともHDMI部分は GithubにPush出来ないと思う。
2014年03月04日 04:55 |
ZYBO
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”
VivadoでZYBO用LEDテストプロジェクト２（プロジェクト作製、ビットストリーム生成まで） ”の続き。
前回、Vivado 2013.4のプロジェクトを作製するところから、ビットストリームの生成まで行った。今回は、ハードウェアをエクスポートして、SDKを立ちあげ実機テストを行う。
・Vivado_ZYBO_LED_testのブロック・デザインを開いたまま、Fileメニューから Export -> Export Hardware for SDK... を選択した。
・Export Hardware for SDKダイアログが開いた。Launch SDK にチェックを入れて、OKボタンをクリックする。
・ハードウェアをエクスポートして、SDKが立ち上がった。led4_axi_lite_salve_0 が入っていた。
・SDKのFileメニューから New -> Application Project を選択した。
・Application Project ダイアログが開いた。Project Name に led4_axi_lite_slave と入力した。Next >ボタンをクリックした。
・Empty Application を選択して、Finishボタンをクリックした。
・led4_axi_lite_slave を展開して、src を展開し、\ZYBO_LED_test\system\SDK フォルダにある led_axi_lite_slave.c を src フォルダにドラッグアンドドロップする。
・led_axi_lite_slave.cを修正した。
・led_axi_lite_slave.cをセーブすると、自動でコンパイルが始まる。
・コンパイルが終了した。エラーはない。
・ZYBOの電源をONした。
・SDKの Xilinx Tools メニューの Program FPGA を選択する。
・ビットストリームの場所を確認して、Program ボタンをクリックする。
・ZYBOボードの緑色のDONE LEDが点灯する。電流は0.23A。
・Tera Tremなどのターミナルソフトを立ちあげる。
・シリアルポートに設定する。
・設定メニューから端末を選択し、ローカルエコーにチェックを入れる。
・設定メニューからシリアルポートを選択し、ボー・レート:115200、データ8ビット、パリティ none、ストップ1ビット、フロー制御 none に設定する。
・Run メニューから Run Configuration...を選択する。
・Xilinx C/C++ application (GDB) を右クリックし、右クリックメニューから New を選択する。
・led4_axi_lite_slave_Debug が出来る。Runボタンをクリックする。
・Tera Termにメニューが表示される。
・ZYBOの電流値は0.30Aになった。
・4 のキーを押して、LED Interval Resister を設定する。値は、50000000を設定すると、0.5秒毎にLEDの値がインクリメントされるので、これを設定する。
・2 のキーを押すとLEDがカウントを始める。
なお、この
ZYBO用LEDテストVivado 2013.4プロジェクトは、GithubにPush しておいた。但し、Windowsだと、階層の浅いフォルダに入れておかないとパス名が長すぎてエラーになる。
2014年03月01日 05:34 |
ZYBO
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